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KR-20260060850-A - MULTILAYER CERAMIC CAPACITOR AND METHOD OF MANUFACTURING THE SAME

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Abstract

복수의 유전체층과 상기 유전체층을 사이에 두고 적층된 복수의 내부전극층을 포함하는 커패시터 바디; 및 상기 커패시터 바디의 외측에 배치되는 외부 전극을 포함하며, 상기 커패시터 바디는 상기 유전체층과 상기 내부전극층이 서로 번갈아 배치된 액티브 영역, 그리고 상기 유전체층이 적층 방향으로 상기 액티브 영역의 상면 및 하면에 배치된 커버 영역을 포함하며, 상기 외부 전극은 상기 액티브 영역의 일면에 배치되어 상기 내부전극층과 연결되는 내부층, 그리고 상기 내부층을 덮는 외부층을 포함하며, 상기 내부층은 도전성 금속 및 글래스를 포함하고, 상기 글래스가 차지하는 면적은 상기 내부층의 총 면적 기준으로 0 초과 내지 6% 이하인 적층 세라믹 커패시터 및 이의 제조 방법을 제공한다.

Inventors

  • 이도경
  • 최봉규
  • 성광동
  • 윤선호
  • 김정렬

Assignees

  • 삼성전기주식회사

Dates

Publication Date
20260506
Application Date
20241025

Claims (20)

  1. 복수의 유전체층과 상기 유전체층을 사이에 두고 적층된 복수의 내부전극층을 포함하는 커패시터 바디; 및 상기 커패시터 바디의 외측에 배치되는 외부 전극을 포함하며, 상기 커패시터 바디는 상기 유전체층과 상기 내부전극층이 서로 번갈아 배치된 액티브 영역, 그리고 상기 유전체층이 적층 방향으로 상기 액티브 영역의 상면 및 하면에 배치된 커버 영역을 포함하며, 상기 외부 전극은 상기 액티브 영역의 일면에 배치되어 상기 내부전극층과 연결되는 내부층, 그리고 상기 내부층을 덮는 외부층을 포함하며, 상기 내부층은 도전성 금속 및 글래스를 포함하고, 상기 글래스가 차지하는 면적은 상기 내부층의 총 면적 기준으로 0 초과 내지 6% 이하인 적층 세라믹 커패시터.
  2. 제1항에서, 상기 내부층의 글래스는 상기 내부층의 총량에 대하여 0 초과 5 중량% 이하로 포함되는 적층 세라믹 커패시터.
  3. 제1항에서, 상기 내부층의 도전성 금속은 상기 내부층의 총량에 대하여 95 중량% 초과 100 중량% 미만으로 포함되는 적층 세라믹 커패시터.
  4. 제1항에서, 상기 내부층의 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag), 팔라듐(Pd), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti), 납(Pb) 및 이들의 합금 중에서 선택되는 하나 이상을 포함하는 적층 세라믹 커패시터.
  5. 제1항에서, 상기 내부층의 도전성 금속은 구리(Cu) 및 니켈(Ni)을 포함하는 적층 세라믹 커패시터.
  6. 제1항에서, 상기 내부층의 글래스는 산화알루미늄(Al 2 O 3 ), 이산화규소(SiO 2 ), 산화리튬(Li 2 O), 산화나트륨(Na 2 O), 산화철(Ⅲ)(Fe 2 O 3 ), 산화아연(ZnO), 산화바륨(BaO), 산화칼슘(CaO), 삼산화붕소(B 2 O 3 ) 및 산화주석(Ⅳ)(SnO 2 ) 중에서 선택되는 하나 이상을 포함하는 적층 세라믹 커패시터.
  7. 제1항에서, 상기 내부층은 상기 커패시터 바디의 내부로 연장되어 상기 내부전극층과 연결되는 적층 세라믹 커패시터.
  8. 제1항에서, 상기 외부 전극의 내부층과 상기 내부전극층의 계면에 Cu-Ni 합금을 포함하는 적층 세라믹 커패시터.
  9. 제1항에서, 상기 내부층의 글래스는 상기 액티브 영역의 유전체층의 일면에 존재하는 적층 세라믹 커패시터.
  10. 제1항에서, 상기 내부층의 두께는 1 ㎛ 내지 5 ㎛인 적층 세라믹 커패시터.
  11. 제1항에서, 상기 내부층의 도전성 금속의 그레인(grain) 크기는 0.5 ㎛ 내지 1 ㎛인 적층 세라믹 커패시터.
  12. 제1항에서, 상기 외부층은 도전성 금속 및 글래스를 포함하고, 상기 외부층의 도전성 금속은 상기 내부층의 도전성 금속과 동일하거나 상이하며, 상기 외부층의 글래스는 상기 내부층의 글래스와 동일하거나 상이한 적층 세라믹 커패시터.
  13. 제12항에서, 상기 외부층은 상기 도전성 금속 70 중량% 내지 90 중량% 및 상기 글래스 10 중량% 내지 30 중량%를 포함하는 적층 세라믹 커패시터.
  14. 제1항에서, 상기 내부전극층은 니켈(Ni) 및 구리(Cu)를 포함하는 적층 세라믹 커패시터.
  15. 복수의 유전체층과 상기 유전체층을 사이에 두고 적층된 복수의 내부전극층을 포함하는 커패시터 바디의 일면에 금속-유기 분해(MOD) 잉크를 도포 및 환원시켜 금속 입자 필름을 형성하는 단계; 상기 금속 입자 필름이 형성된 커패시터 바디의 일면에 도전성 금속 및 글래스 조성물을 포함하는 페이스트를 도포하는 단계; 및 상기 페이스트를 소성하여, 상기 금속 입자 필름으로부터 형성된 내부층 및 상기 내부층을 덮고 상기 페이스트로부터 형성된 외부층을 포함하는 외부 전극을 형성하는 단계를 포함하고, 상기 내부층은 도전성 금속 및 글래스를 포함하고, 상기 글래스가 차지하는 면적은 상기 내부층의 총 면적 기준으로 0 초과 내지 6% 이하인 적층 세라믹 커패시터의 제조 방법.
  16. 제15항에서, 상기 금속-유기 분해(MOD) 잉크는 금속 리간드 물질, 아민 화합물, 바인더, 산화방지제 및 용매를 포함하는 적층 세라믹 커패시터의 제조 방법.
  17. 제15항에서, 상기 금속-유기 분해(MOD) 잉크의 도포는 50 ㎛ 내지 400 ㎛의 두께로 수행되는 적층 세라믹 커패시터의 제조 방법.
  18. 제15항에서, 상기 환원은 170℃ 내지 300℃의 온도에서 30분 내지 3시간 동안 수행되는 적층 세라믹 커패시터의 제조 방법.
  19. 제15항에서, 상기 금속 입자 필름은 10 nm 내지 50 nm의 금속 나노입자를 포함하는 적층 세라믹 커패시터의 제조 방법.
  20. 제15항에서, 상기 글래스 조성물은 상기 페이스트의 총량에 대하여 10 중량% 내지 30 중량%로 포함되는 적층 세라믹 커패시터의 제조 방법.

Description

적층 세라믹 커패시터 및 이의 제조 방법{MULTILAYER CERAMIC CAPACITOR AND METHOD OF MANUFACTURING THE SAME} 본 개시는 적층 세라믹 커패시터 및 이의 제조 방법에 관한 것이다. 세라믹 재료를 사용하는 전자 부품으로 커패시터, 인덕터, 압전 소자, 바리스터 또는 서미스터 등이 있다. 이러한 세라믹 전자 부품 중 적층 세라믹 커패시터(multilayer ceramic capacitor, MLCC)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치에 사용될 수 있다. 예컨대, 적층 세라믹 커패시터는 액정 표시 장치(liquid crystal display, LCD), 플라즈마 표시 장치 패널(plasma display panel, PDP), 유기 발광 다이오드(organic light-emitting diode, OLED) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기 및 스마트폰과 같은 여러 전자 제품의 기판에 장착되어 전기를 충전시키거나 방전시키는 역할을 하는 칩 형태의 콘덴서에 사용될 수 있다. 최근, MLCC의 초소형화 및 박층화에 따라 전극에 사용되는 금속 입자의 미립화가 중요해질 뿐 아니라, 전장용 MLCC의 고신뢰성에 따라 내부 전극과 외부 전극의 접촉성 향상이 중요해지고 있다. 그러나, 사용되는 금속 입자가 작아질수록 합성의 어려움으로 인하여 입자 단가가 상승하고, 페이스트의 분산 및 접착에 필요한 다른 고분자, 예컨대 분산제, 바인더 등의 함량이 상대적으로 높아지는 부효과가 발생한다. 다른 고분자 함량이 증가하게 되면, 금속 고형분 함량이 상대적으로 적어지며 점도와 레올로지 특성이 변하여 인쇄 특성에 영향을 주게 된다. 따라서, 금속 입자가 분산된 페이스트를 사용한 금속 전극에는 이러한 한계점이 존재한다. 도 1은 일 구현예에 따른 적층 세라믹 커패시터를 나타내는 사시도이다. 도 2는 도 1의 I-I' 선을 따라 자른 적층 세라믹 커패시터의 단면도이다. 도 3은 도 1의 II-II' 선을 따라 자른 적층 세라믹 커패시터의 단면도이다. 도 4는 도 1의 커패시터 바디에서 내부전극층의 적층 구조를 도시한 분리 사시도이다. 도 5는 일 구현예에 따른 적층 세라믹 커패시터의 외부 전극을 보여주는 개략도이다. 도 6은 비교예 1 및 실시예 1에 따른 적층 세라믹 커패시터의 외부 전극에 대한 저배율의 SEM(주사전자현미경) 분석 이미지이다. 도 7은 비교예 1 및 실시예 1에 따른 적층 세라믹 커패시터의 외부 전극에 대한 고배율의 SEM(주사전자현미경) 분석 이미지이다. 도 8은 실시예 1에 따른 적층 세라믹 커패시터의 외부 전극에 대한 SEM(주사전자현미경) 분석 이미지이다. 도 9는 비교예 1 및 실시예 1에 따른 적층 세라믹 커패시터의 외부 전극에 대한 EPMA(전자탐침미세분석) 이미지로서, Cu 확산을 보여주는 이미지이다. 도 10은 비교예 1 및 실시예 1에 따른 적층 세라믹 커패시터의 외부 전극에 대한 EPMA(전자탐침미세분석) 이미지로서, Ni 확산을 보여주는 이미지이다. 도 11은 비교예 1 및 실시예 1에 따른 적층 세라믹 커패시터의 외부 전극에 대한 EPMA(전자탐침미세분석) 이미지로서, 글래스의 분포를 보여주는 이미지이다. 도 12는 비교예 1 및 실시예 1에 따른 적층 세라믹 커패시터의 외부 전극에 대한 EBSD(후방산란전자 회절패턴) 이미지이다. 도 13은 비교예 1 및 실시예 1에 따른 적층 세라믹 커패시터의 용량 특성을 나타내는 그래프이다. 도 14는 비교예 1 및 실시예 1에 따른 적층 세라믹 커패시터의 등가직렬저항(ESR)을 나타내는 그래프이다. 도 15는 비교예 1 및 실시예 1에 따른 적층 세라믹 커패시터의 DC 저항(Rdc)을 나타내는 그래프이다. 도 16a는 비교예 1에 따른 적층 세라믹 커패시터의 내습 신뢰성을 나타내는 그래프이다. 도 16b는 실시예 1에 따른 적층 세라믹 커패시터의 내습 신뢰성을 나타내는 그래프이다. 도 16c는 비교예 1 및 실시예 1에 따른 적층 세라믹 커패시터의 불량 발생을 보여주는 사진이다. 이하, 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 붙였다. 또한, 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다. 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다. 명세서 전체에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 따라서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다. 또한, 명세서 전체에서, "연결된다"라고 할 때, 이는 둘 이상의 구성요소가 직접적으로 연결되는 것만을 의미하는 것이 아니고, 둘 이상의 구성요소가 다른 구성요소를 통하여 간접적으로 연결되는 것, 물리적으로 연결되는 것뿐만 아니라 전기적으로 연결되는 것, 또는 위치나 기능에 따라 상이한 명칭들로 지칭되었으나 일체인 것을 의미할 수 있다. 또한, 명세서 전체에서, '주성분으로 포함'한다고 할 때, 이는 한 영역에 존재하는 적어도 하나의 성분 중에서, 어느 한 성분이 성분 총량에 대하여 가장 높은 함량을 가지는 것을 의미한다. 이하 일 구현예에 따른 적층 세라믹 커패시터에 대해 도 1 내지 도 4를 참고하여 설명한다. 도 1은 일 구현예에 따른 적층 세라믹 커패시터를 나타내는 사시도이고, 도 2는 도 1의 I-I' 선을 따라 자른 적층 세라믹 커패시터의 단면도이고, 도 3은 도 1의 II-II' 선을 따라 자른 적층 세라믹 커패시터의 단면도이고, 도 4는 도 1의 커패시터 바디에서 내부전극층의 적층 구조를 도시한 분리 사시도이다. 도 1 내지 도 4에 표시된 L축, W축 및 T축은 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향(T축 방향)은 시트 형상의 구성 요소들의 넓은 면(주면)에 수직한 방향일 수 있고, 일 예로 유전체층(111)이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다. 길이 방향(L축 방향)은 시트 형상의 구성 요소들의 넓은 면(주면)에 나란하게 연장되는 방향으로 두께 방향(T축 방향)과 대략적으로 수직인 방향이 될 수 있고, 일 예로 양측에 제1 외부 전극(131) 및 제2 외부 전극(132)이 위치하는 방향일 수 있다. 폭 방향(W축 방향)은 시트 형상의 구성 요소들의 넓은 면(주면)에 나란하게 연장되는 방향으로 두께 방향(T축 방향) 및 길이 방향(L축 방향)과 대략적으로 수직인 방향일 수 있고, 시트 형상의 구성 요소들의 길이 방향(L축 방향)의 길이는 폭 방향(W축 방향)의 길이 보다 더 길 수 있다. 도 1 내지 도 4를 참고하면, 일 구현예에 따른 적층 세라믹 커패시터(100)는 커패시터 바디(110), 그리고 커패시터 바디(110)의 외측에 배치되는 외부 전극(131, 132)을 포함한다. 외부 전극(131, 132)은 커패시터 바디(110)의 길이 방향(L축 방향)으로 대향하는 양단에 배치되는 제1 외부 전극(131) 및 제2 외부 전극(132)을 포함할 수 있다. 커패시터 바디(110)는 일 예로 대략적인 육면체 형상일 수 있다. 일 구현예에 대한 설명의 편의를 위해, 커패시터 바디(110)에서 두께 방향(T축 방향)으로 서로 대향하는 양면을 제1 면 및 제2 면으로, 제1 면 및 제2 면과 연결되고 길이 방향(L축 방향)으로 서로 대향하는 양면을 제3 면 및 제4 면으로, 제1 면 및 제2 면과 연결되고 제3 면 및 제4 면과 연결되며 폭 방향(W축 방향)으로 서로 대향하는 양면을 제5 면 및 제6 면으로 정의하기로 한다. 일 예로, 하면인 제1 면이 실장 방향을 향하는 면이 될 수 있다. 또한, 제1 면 내지 제6 면은 평평할 수 있으나, 일 구현예가 이에 한정되는 것은 아니다. 예컨대 제1 면 내지 제6 면은 중앙부가 볼록한 곡면일 수도 있고, 각 면의 경계인 모서리는 라운드(round)져 있을 수 있다. 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 구현예의 도면에 도시된 것으로 한정되는 것은 아니다. 커패시터 바디(