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KR-20260060912-A - SEMICONDUCTOR DEVICES AND METHOD FOR MANUFACTURING THE SAME

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Abstract

본 발명의 기술적 사상은, 제1 기판과, 상기 제1 기판 상의 복수의 메모리 셀을 포함하는 제1 스택 구조물; 및상기 제1 기판과 수직 방향으로 오버랩되는 제2 기판과, 상기 제2 기판 상의 복수의 주변 회로 트랜지스터를 포함하는 제2 스택 구조물을 포함하고,상기 제2 스택 구조물은, 상기 제2 기판 중 일부를 상기 수직 방향으로 관통하는 제1 비아 절연막; 상기 제1 비아 절연막과 상기 수직 방향으로 적어도 일부 오버랩되고, 상기 제2 기판 중 나머지 일부를 상기 수직 방향으로 관통하는 제2 비아 절연막; 및 상기 제1 비아 절연막 및 상기 제2 비아 절연막을 상기 수직 방향으로 관통하는 관통 비아를 포함하는 반도체 소자 및 그의 제조 방법을 제공한다.

Inventors

  • 박성민
  • 한진우
  • 김정수
  • 한승욱

Assignees

  • 삼성전자주식회사

Dates

Publication Date
20260506
Application Date
20241025

Claims (20)

  1. 제1 기판과, 상기 제1 기판 상의 복수의 메모리 셀을 포함하는 제1 스택 구조물; 및 상기 제1 기판과 수직 방향으로 오버랩되는 제2 기판과, 상기 제2 기판 상의 복수의 주변 회로 트랜지스터를 포함하는 제2 스택 구조물을 포함하고, 상기 제2 스택 구조물은, 상기 제2 기판 중 일부를 상기 수직 방향으로 관통하는 제1 비아 절연막; 상기 제1 비아 절연막과 상기 수직 방향으로 적어도 일부 오버랩되고, 상기 제2 기판 중 나머지 일부를 상기 수직 방향으로 관통하는 제2 비아 절연막; 및 상기 제1 비아 절연막 및 상기 제2 비아 절연막을 상기 수직 방향으로 관통하는 관통 비아를 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 제1 비아 절연막의 제1 수평 폭은 상기 제2 비아 절연막과 인접할수록 감소하고, 상기 제2 비아 절연막의 제2 수평 폭은 상기 제1 비아 절연막과 인접할수록 감소하는 반도체 소자.
  3. 제2항에 있어서, 상기 제1 비아 절연막의 상기 제1 수평 폭의 최솟값은, 상기 제2 비아 절연막의 상기 제2 수평 폭의 최솟값과 동일한 반도체 소자.
  4. 제1항에 있어서, 상기 제1 비아 절연막과 수평 방향으로 이웃하는 상기 제2 기판 상의 소자 분리용 트렌치를 채우는 소자 분리막을 더 포함하고, 상기 제1 비아 절연막은 상기 소자 분리막과 동일한 수직 길이를 가지는 반도체 소자.
  5. 제4항에 있어서, 상기 제1 비아 절연막은 상기 소자 분리막과 동일한 물질을 포함하는 반도체 소자.
  6. 제1항에 있어서, 상기 제1 비아 절연막 및 상기 제2 비아 절연막은 실리콘 질화물, 실리콘 산화물 또는 이들의 조합을 포함하는 반도체 소자.
  7. 제1항에 있어서, 상기 제1 스택 구조물 상에 배치되는 제1 본딩 키; 및 상기 제2 스택 구조물 상에 배치되고, 상기 제1 본딩 키와 상기 수직 방향으로 적어도 일부 오버랩되고, 상기 제1 본딩 키와 마주보는 제2 본딩 키를 더 포함하고, 상기 제2 본딩 키는 상기 제2 비아 절연막 상에 배치되는 반도체 소자.
  8. 제1항에 있어서, 상기 제1 스택 구조물 상의 제1 본딩 절연막; 및 상기 제2 스택 구조물 상의 제2 본딩 절연막을 더 포함하고, 상기 제1 본딩 절연막과 상기 제2 본딩 절연막은 상기 제1 스택 구조물과 상기 제2 스택 구조물 사이에서 상기 제1 스택 구조물과 상기 제2 스택 구조물을 본딩시키고, 상기 관통 비아는 상기 수직 방향으로 상기 제1 본딩 절연막 및 상기 제2 본딩 절연막을 관통하는 반도체 소자.
  9. 제1항에 있어서, 상기 제1 스택 구조물 상의 상기 복수의 메모리 셀과 전기적으로 연결되는 배선 구조물; 및 상기 제2 스택 구조물 상의 상기 주변 회로 트랜지스터와 전기적으로 연결되는 주변 회로 배선 구조물을 더 포함하고, 상기 관통 비아는 상기 주변 회로 배선 구조물과 상기 배선 구조물 사이를 전기적으로 연결시키는 반도체 소자.
  10. 제1항에 있어서, 상기 제2 기판은 상기 제1 비아 절연막이 배치되는 제1 면과, 상기 제1 면에 대향하고 상기 제2 비아 절연막이 배치되는 제2 면을 가지고, 상기 제1 비아 절연막 및 상기 제2 비아 절연막은, 상기 제2 기판의 상기 제2 면을 기준으로 상기 관통 비아의 측벽에 비해 작은 경사도의 측벽을 가지는 반도체 소자.
  11. 제1 기판과, 상기 제1 기판 상의 복수의 메모리 셀을 포함하는 제1 스택 구조물; 및 상기 제1 기판과 수직 방향으로 오버랩되는 제2 기판과, 상기 제2 기판 상의 복수의 주변 회로 트랜지스터를 포함하는 제2 스택 구조물을 포함하고, 상기 제2 스택 구조물은, 상기 제2 기판의 제1 면 상에 배치되는 제1 비아 절연막; 상기 제1 비아 절연막과 접하고, 상기 기판의 상기 제1 면과 대향하는 제2 면 상에 배치되는 제2 비아 절연막; 상기 제1 비아 절연막 및 상기 제2 비아 절연막을 상기 수직 방향으로 관통하는 관통 비아; 및 상기 복수의 주변 회로 트랜지스터와 상기 관통 비아 사이를 전기적으로 연결시키는 주변 회로 배선 구조물을 포함하고, 상기 제1 비아 절연막의 제1 수평 폭은 상기 제2 비아 절연막과 인접할수록 감소하고, 상기 제2 비아 절연막의 제2 수평 폭은 상기 제1 비아 절연막과 인접할수록 감소하는 반도체 소자.
  12. 제11항에 있어서, 상기 제1 스택 구조물은, 상기 제1 기판 상에서 제1 수평 방향으로 연장되는 반도체 패턴; 상기 반도체 패턴을 둘러싸며 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 워드 라인; 상기 반도체 패턴의 일 단부에 접하고, 상기 수직 방향으로 연장되는 비트 라인; 및 상기 반도체 패턴의 상기 일 단부에 대향하는 타 단부와 접하는 셀 커패시터를 포함하는 반도체 소자.
  13. 제12항에 있어서, 상기 셀 커패시터는 제1 전극, 커패시터 유전층 및 제2 전극을 포함하고, 상기 제1 전극은 상기 반도체 패턴에 전기적으로 연결되고, 상기 제1 수평 방향으로 연장되는 내부 공간을 포함하고, 상기 내부 공간의 내벽을 따라 상기 커패시터 유전층이 컨포말하게 배치되고, 상기 커패시터 유전층이 배치된 상기 내부 공간을 상기 제2 전극이 채우는 반도체 소자.
  14. 제12항에 있어서, 상기 반도체 패턴은, 반도체 물질로 이루어지고 상기 제1 수평 방향으로 연장되는 시드층; 및 상기 시드층을 둘러싸도록 배치되고 상기 제1 수평 방향으로 연장되는 에피층을 포함하는 것을 특징으로 하는 반도체 소자.
  15. 제11항에 있어서, 상기 제1 스택 구조물은, 상기 제1 기판 상에 복수의 활성 영역을 정의하도록, 상기 제1 기판 상의 소자 분리용 트렌치를 채우는 소자 분리막; 상기 제1 기판 상에서 제1 수평 방향으로 연장되는 워드 라인; 상기 제1 기판 상에서 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되고, 상기 복수의 활성 영역 중 상기 워드 라인의 일측 상에 배치되는 제1 소스/드레인 영역과 연결되는 비트 라인; 상기 복수의 활성 영역 중 상기 워드 라인의 타측 상에 배치되는 제2 소스/드레인 영역과 연결되는 컨택 구조물; 및 상기 컨택 구조물과 전기적으로 연결되는 커패시터 구조물을 포함하는 반도체 소자.
  16. 제15항에 있어서, 상기 커패시터 구조물은 상기 제1 수평 방향 및 상기 제2 수평 방향을 따라 반복적으로 이격되어 배열된 반도체 소자.
  17. 제15항에 있어서, 상기 비트 라인은 상기 제1 기판 상에 순차적으로 적층된 비트 라인 컨택, 비트 라인 도전층 및 비트 라인 캡핑층을 포함하고, 상기 비트 라인 컨택은 반도체 물질을 포함하고, 상기 비트 라인 도전층은 금속을 포함하고, 상기 비트 라인 캡핑층은 절연 물질을 포함하는 반도체 소자.
  18. 제11항에 있어서, 상기 제1 스택 구조물은, 제1 수평 방향으로 이격되어 배열되고, 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 복수의 비트 라인; 상기 비트 라인 상부에 배치되는 채널층; 상기 채널층의 측벽 상에 배치되는 게이트 절연막; 상기 채널층의 상기 측벽으로부터 상기 게이트 절연막을 사이에 두고 이격되어 배치되고, 상기 제1 수평 방향으로 연장되는 워드 라인; 및 상기 채널층 상부에 배치되는 커패시터 구조물을 포함하는 반도체 소자.
  19. 제18항에 있어서, 상기 게이트 절연막은 상기 채널층의 상기 측벽을 둘러싸고, 상기 워드 라인은 상기 게이트 절연막의 측벽을 둘러싸는 반도체 소자.
  20. 제18항에 있어서, 상기 채널층은 산화물 반도체를 포함하는 반도체 소자.

Description

반도체 소자 및 그의 제조 방법{SEMICONDUCTOR DEVICES AND METHOD FOR MANUFACTURING THE SAME} 본 발명의 기술분야는 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는, 복수의 메모리 셀을 포함하는 제1 스택 구조물 상에 복수의 주변 회로 트랜지스터를 포함하는 제2 스택 구조물이 수직 방향으로 오버랩되는 반도체 소자 및 그의 제조 방법에 관한 것이다. 전자 제품의 소형화, 다기능화 및 고성능화가 요구됨에 따라 고용량의 반도체 소자가 요구되며, 고용량의 반도체 소자를 제공하기 위하여 증가된 집적도가 요구되고 있다. 이에 따라, 반도체 소자의 구성들에 대한 디자인 룰이 감소되어, 미세 구조화가 이루어지고 있다. 반도체 소자의 미세 구조화와 함께, 신뢰성을 확보할 수 있도록 공정 마진을 확보하는 방안이 요구되고 있다. 도 1은 일부 실시예들에 따른 반도체 소자를 나타내는 사시도이다. 도 2는 일부 실시예들에 따른 반도체 소자의 메모리 셀 어레이를 나타내는 회로도이다. 도 3은 일부 실시예들에 따른 반도체 소자의 일부 영역을 나타내는 레이아웃 도면이다. 도 4a는 도 3의 A1-A1'선에 따른 단면도이다. 도 4b는 도 3의 B1-B1'선에 따른 단면도이다. 도 4c은 도 3의 C1-C1'선에 따른 단면도이다. 도 5는 도 4a의 "EX1"으로 표시된 영역에 대한 확대도이다. 도 6a는 다른 일부 실시예들에 따른 반도체 소자를 설명하기 위한 도면이다. 도 6b는 다른 일부 실시예들에 따른 반도체 소자를 설명하기 위한 도면이다. 도 6c는 다른 일부 실시예들에 따른 반도체 소자를 설명하기 위한 도면이다. 도 7은 다른 일부 실시예들에 따른 반도체 소자의 일부 영역을 나타내는 레이아웃 도면이다. 도 8은 도 7의 D1-D1'선에 따른 단면도이다. 도 9는 다른 일부 실시예들에 따른 반도체 소자의 일부 영역을 나타내는 레이아웃 도면이다. 도 10은 도 9의 E1-E1'선에 따른 단면도이다. 도 11a 및 도 11b 내지 도 17a 및 도 17b는 일부 실시예들에 따른 반도체 소자의 제조 방법을 순차적으로 설명하기 위한 도면들이다. 도 18a, 도 18b, 도 19a 및 도 19b는 다른 일부 실시예들에 따른 반도체 소자의 제조 방법을 순차적으로 설명하기 위한 도면들이다. 이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다. 본 명세서에서, 수평 방향은 서로 교차하는 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)을 포함할 수 있다. 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)에 교차하는 방향이 수직 방향(Z 방향)으로 지칭될 수 있다. 본 명세서에서, 수직 레벨은 임의의 구성의 수직 방향(Z 방향)에 따른 높이 레벨로 지칭될 수 있다. 도 1은 일부 실시예들에 따른 반도체 소자(10)를 나타내는 사시도이다. 도 1을 참조하면, 반도체 소자(10)는 제1 스택 구조물(SS1)과 제2 스택 구조물(SS2)이 수직 방향으로 적층된 구조를 가질 수 있다. 예를 들어, 제1 스택 구조물(SS1)과 제2 스택 구조물(SS2)이 서로 다른 수직 레벨에 배치될 수 있다. 도 1에는 이해의 편의를 위하여 제1 스택 구조물(SS1)과 제2 스택 구조물(SS2)이 분리된 상태가 표시되었으나, 반도체 소자(10)는 제1 스택 구조물(SS1)의 상면 상에 제2 스택 구조물(SS2)의 바닥면이 부착된 구조를 가질 수 있다. 제1 스택 구조물(SS1)은 메모리 셀 영역(MCR)과 인접 영역(AR)을 포함할 수 있다. 일부 실시예들에서, 메모리 셀 영역(MCR)은 메모리 셀 어레이가 배치되는 영역일 수 있다. 예를 들어, 비트 라인들, 워드 라인들, 및 메모리 셀들이 메모리 셀 영역(MCR) 내에 배치될 수 있다. 일부 실시예들에서, 인접 영역(AR)은 상기 메모리 셀 영역(MCR)에 연결되는 배선들이 배치되는 영역일 수 있다. 다른 일부 실시예들에서, 인접 영역(AR)은 안티퓨즈 셀 어레이가 배치되는 영역일 수 있다. 예를 들어, 안티퓨즈 비트 라인들, 안티퓨즈 워드 라인들, 및 안티퓨즈 셀들이 인접 영역(AR) 내에 배치될 수 있다. 제2 스택 구조물(SS2)은 코어 영역(CR) 및 주변 회로 영역(PR)을 포함할 수 있다. 코어 영역(CR)은 메모리 셀 영역(MCR)과 수직 방향(Z 방향)으로 오버랩되는 위치에 배치될 수 있고, 메모리 셀 영역(MCR)에 전기적으로 연결되는 다양한 코어 회로들을 포함할 수 있다. 일부 실시예들에서, 코어 영역(CR)은 서로 구별된 제1 코어 영역 및 제2 코어 영역을 포함할 수 있고, 제1 코어 영역은 센스 앰프들을 포함할 수 있고, 이러한 센스 앰프들은 제1 스택 구조물(SS1)에 포함된 비트 라인들과 전기적으로 연결될 수 있고, 제2 코어 영역은 서브 워드 라인 드라이버들을 포함할 수 있고, 이러한 서브 워드 라인 드라이버들은 제1 스택 구조물(SS1)에 포함된 워드 라인들과 전기적으로 연결될 수 있다. 주변 회로 영역(PR)은 인접 영역(AR)과 수직 방향(Z 방향)으로 오버랩되는 위치에 배치될 수 있다. 주변 회로 영역(PR)은 코어 영역(CR) 상의 서브 워드 라인 드라이버를 제어하기 위한 제어 신호 발생 회로, 센스 앰프를 제어하기 위한 제어신호 발생 회로를 포함할 수 있고, 센스 앰프, 서브 워드 라인 드라이버 등을 더 포함할 수 있다. 일부 실시예들에서, 주변 회로 영역(PR)은 인접 영역(AR) 상에 배치되는 안티퓨즈 셀 어레이를 제어하기 위한 안티퓨즈 셀 센싱 회로를 포함할 수 있고, 안티퓨즈 셀 센싱 회로 등에 동작 전압을 제공하는 전압 생성기 등을 더 포함할 수 있다. 도 2는 일부 실시예들에 따른 반도체 소자(100)의 메모리 셀 어레이를 나타내는 회로도이다. 도 2를 참조하면, 복수 개의 서브 셀 어레이(SCA)를 포함하는 메모리 셀 어레이가 도시되며, 메모리 셀 어레이는 도 1의 메모리 셀 영역(도 1의 MCR) 상에 배치될 수 있다. 복수 개의 서브 셀 어레이(SCA)는 제2 수평 방향(Y 방향)을 따라 이격되어 배열될 수 있다. 서브 셀 어레이(SCA)는 복수의 비트 라인(BL), 복수의 워드 라인(WL), 및 복수의 메모리 셀(MC)을 포함할 수 있다. 복수의 메모리 셀(MC) 각각은 하나의 트랜지스터(TR)와 이에 연결된 하나의 커패시터 구조물(CAP)을 포함할 수 있다. 복수의 메모리 셀(MC) 각각은 1 트랜지스터-1 커패시터(1T1C) 구조를 가질 수 있다. 복수의 워드 라인(WL)은 제2 수평 방향(Y 방향)을 따라서 연장되며, 제1 수평 방향(X 방향) 및 수직 방향(Z 방향)을 따라서 서로 이격되며 배치될 수 있다. 복수의 비트 라인(BL)은 수직 방향(Z 방향)을 따라서 연장되며, 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향) 각각을 따라서 서로 이격되며 배치될 수 있다. 하나의 워드 라인(WL)과 하나의 비트 라인(BL) 사이에 하나의 트랜지스터(TR)가 배치될 수 있다. 트랜지스터(TR)의 게이트는 워드 라인(WL)에 연결될 수 있고, 트랜지스터(TR)의 소스는 제1 콘택(DC)을 통해 비트 라인(BL)에 연결될 수 있다. 트랜지스터(TR)는 제2 콘택(BC)을 통해 커패시터 구조물(CAP)과 연결될 수 있다. 트랜지스터(TR)의 드레인은 제2 콘택(BC)을 통해 커패시터 구조물(CAP)의 제1 전극에 연결되고, 커패시터 구조물(CAP)의 제2 전극은 플레이트 전극(PP)과 연결될 수 있다. 하나의 서브 셀 어레이(SCA) 내에서, 복수의 트랜지스터(TR)는 수직 방향(Z 방향)으로 서로 오버랩되는 위치에 배치될 수 있다. 하나의 서브 셀 어레이(SCA) 내에서, 복수의 커패시터 구조물(CAP)은 수직 방향(Z 방향)으로 서로 오버랩되는 위치에 배치될 수 있다. 하나의 트랜지스터(TR)와 하나의 커패시터 구조물(CAP)이 동일한 수직 레벨에서 나란히 배치될 수 있고, 하나의 트랜지스터(TR)와 하나의 커패시터 구조물(CAP)로 구성된 메모리 셀(MC)이 수직 방향(Z 방향)으로 복수 개 적층될 수 있다. 서브 셀 어레이(SCA)의 저장 용량(storage capacity)은 또는 수직 방향(Z 방향)으로 적층되는 메모리 셀(MC)의 개수 또는 층수(예를 들어, 커패시터 구조물(CAP)의 개수 또는 층수)에 따라 달라질 수 있다. 도 3은 일부 실시예들에 따른 반도체 소자의 일부 영역을 나타내는 레이아웃 도면이다. 도 4a는 도 3의 A1-A1'선에 따른 단면도이다. 도 4b는 도 3의 B1-B1'선에 따른 단면도이다. 도 4c은 도 3의 C1-C1'선에 따른 단면도이다. 도 5는 도 4a의 "EX1"으로 표시된 영역에 대한 확대도이다. 도 6a는 다른 일부 실시예들에 따른 반도체 소자를 설명하기 위한 도면이다. 도 6b는 다른 일부 실시예들에 따른 반도체 소자를 설명하기 위한 도면이다. 도 6c는 다른 일부 실시예들에 따른 반도체 소자를 설명하기 위한 도면이다. 구체적으로, 도 3은 일부 실시예들에 따른 반도체 소자(100)의 메모리 셀 영역(MCR) 중 일부 영역과, 인접 영역(AR) 중 일부 영역을 도시한 도면이다. 도 3의 메모리 셀 영역(MCR) 및 인접 영역(AR)은 도 1의 메모리 셀 영역(MCR) 및 인접 영역(AR)에 대응될 수 있다. 도 3, 도 4a, 도 4b 및 도 4c를 참조하면, 반도체 소자(100)는 제1 스택 구조물(SS1)과 제2 스택 구조물(SS2)을 포함할 수 있고, 제2 스택 구조물(SS2)은 제1 스택 구조물(SS1) 상에 제1 본딩 절연막(BD1) 및 제2 본딩 절연막(BD2)에 의해 접합될 수 있다. 예시적인 실시예들에서, 제1 스택 구조물(SS1)은 제1 기판(110), 제1 기판(110) 상에 배치된 복수의 반도체 패턴(120), 복수의 비트 라인(BL), 복수의 워드 라인(WL), 및 커패시터 구조물(CAP)을 포함할 수 있다. 예시적인 실시예들에서, 제1 기판(110)은 Si, Ge, 또는 SiGe를 포함할 수 있다. 예시적인 실시예들에서, 제1 기판(110)은 SOI(sili