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KR-20260060913-A - Semiconductor package

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Abstract

본 발명의 기술적 사상은, 제1 수평 폭을 갖는 베이스 칩; 상기 베이스 칩 상에 배치되고 제2 수평 폭을 갖는 복수의 메모리 칩들; 및 상기 베이스 칩의 측면, 상기 복수의 메모리 칩들의 측면 및, 상기 메모리 칩들 중 최하부에 배치된 제1 메모리 칩의 하면 중 상기 베이스 칩과 접하지 않는 부분을 밀봉하는 밀봉재;를 포함하고, 상기 제1 수평 폭은 상기 제2 수평 폭보다 작게 형성되는 것을 특징으로 하는, 반도체 패키지를 제공할 수 있다.

Inventors

  • 성하섭
  • 정다운

Assignees

  • 삼성전자주식회사

Dates

Publication Date
20260506
Application Date
20241025

Claims (10)

  1. 제1 수평 폭을 갖는 베이스 칩; 상기 베이스 칩 상에 배치되고 제2 수평 폭을 갖는 복수의 메모리 칩들; 및 상기 베이스 칩의 측면, 상기 복수의 메모리 칩들의 측면 및, 상기 메모리 칩들 중 최하부에 배치된 제1 메모리 칩의 하면 중 상기 베이스 칩과 접하지 않는 부분을 밀봉하는 밀봉재;를 포함하고, 상기 제1 수평 폭은 상기 제2 수평 폭보다 작게 형성되는 것을 특징으로 하는, 반도체 패키지.
  2. 제1항에 있어서, 상기 복수의 메모리 칩들 상부에 접착층을 통해 적층되는 탑 더미 칩을 더 포함하고, 상기 탑 더미 칩은 상기 제2 수평 폭보다 크거나 같은 제3 수평 폭을 갖는 것을 특징으로 하는, 반도체 패키지.
  3. 제2항에 있어서, 상기 밀봉재는 상기 탑 더미 칩의 측면을 더 밀봉하고, 상기 베이스 칩의 하면 및 상기 탑 더미 칩의 상면을 덮지 않도록 배치된 것을 특징으로 하는, 반도체 패키지.
  4. 제1항에 있어서, 상기 베이스 칩의 두께는 상기 복수의 메모리 칩들 각각의 두께보다 크거나 같게 형성된 것을 특징으로 하는, 반도체 패키지.
  5. 제1항에 있어서, 상기 제1 메모리 칩과 상기 베이스 칩 사이, 상기 메모리 칩들 사이는 각각 HCB(Hybrid Copper Bonding)를 통해 접합되는 것을 특징으로 하는, 반도체 패키지.
  6. 제1 수평 폭을 갖는 베이스 칩; 상기 베이스 칩 상에 HCB(Hybrid Copper Bonding)을 통해 적층되고, 제2 수평 폭을 갖는 복수의 메모리 칩들; 상기 베이스 칩의 하면에 배치되는 재배선층; 및 상기 베이스 칩의 측면, 상기 복수의 메모리 칩들의 측면 및, 상기 메모리 칩들 중 최하부에 배치된 제1 메모리 칩의 하면 중 상기 베이스 칩과 접하지 않는 부분을 밀봉하는 밀봉재;를 포함하고, 상기 제1 수평 폭은 상기 제2 수평 폭보다 작게 형성되는 것을 특징으로 하는, 반도체 패키지.
  7. 제6항에 있어서, 상기 베이스 칩의 두께는 상기 복수의 메모리 칩들 각각의 두께보다 크거나 같게 형성된 것을 특징으로 하는, 반도체 패키지.
  8. 제6항에 있어서, 상기 베이스 칩의 하면 상에는 외부 연결 단자들이 배치되고, 상기 외부 연결 단자들 중 최외곽에 배치되는 제1 외부 연결 단자의 일부는 상기 베이스 칩과 중첩되고, 상기 제1 외부 연결 단자의 나머지 일부는 상기 밀봉재와 중첩되는 것을 특징으로 하는, 반도체 패키지.
  9. 제6항에 있어서, 상기 재배선층의 하면 상에는 외부 연결 단자들이 배치되고, 상기 외부 연결 단자들 중 최외곽에 배치되는 제1 외부 연결 단자는 상기 베이스 칩과 중첩되지 않는 것을 특징으로 하는, 반도체 패키지.
  10. 패키지 기판; 상기 패키지 기판 상의 제1 반도체 소자; 및 상기 제1 반도체 소자에 인접하여 상기 패키지 기판 상의 적어도 하나의 제2 반도체 소자;를 포함하고, 상기 제2 반도체 소자는, 제1 수평 폭을 갖는 베이스 칩, 상기 베이스 칩 상에 배치되고 제2 수평 폭을 갖는 복수의 메모리 칩들, 및 상기 베이스 칩의 측면, 상기 복수의 메모리 칩들의 측면 및, 상기 메모리 칩들 중 최하부에 배치된 제1 메모리 칩의 하면 중 상기 베이스 칩과 접하지 않는 부분을 밀봉하는 밀봉재를 포함하는 패키지 구조를 가지고, 상기 제1 수평 폭은 상기 제2 수평 폭보다 작게 형성되는 것을 특징으로 하는, 반도체 패키지.

Description

반도체 패키지{Semiconductor package} 본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 특히 복수의 반도체 칩을 포함하는 반도체 패키지에 관한 것이다. 전자 사업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화되고 있다. 전자기기의 소형화 및 경량화에 따라, 그에 사용되는 반도체 패키지 역시 소형화 및 경량화되고, 반도체 소자의 고집적화가 요구되고 있다. 소형화, 경량화, 고성능, 대용량 및 고신뢰성을 구현하기 위하여, TSV 구조를 포함하는 반도체 칩, 및 이러한 반도체 칩들을 적층한 칩 적층 구조의 반도체 패키지에 대한 연구와 개발이 지속적으로 이루어지고 있다. 특히, 복수의 반도체 칩들을 적층하여 칩 적층 구조를 구성하는 경우, 반도체 칩들 간의 박리 및 반도체 칩과 몰딩부의 박리에 의해 신뢰성이 저하되는 문제가 발생할 수 있어 이를 해결하기 위한 연구가 진행되고 있다. 도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 패키지의 평면도 및 단면도이다. 도 2는 도 1b의 EX부분을 확대한 확대도이다. 도 3a 및 도 3b는 반도체 패키지에서 발생할 수 있는 박리 현상을 설명하기 위한 개념도이다. 도 4는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다. 도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다. 도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다. 도 7은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다. 도 8은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다. 도 9a 및 도 9b는 본 발명의 일 실시예에 따른 시스템 패키지에 대한 사시도 및 단면도이다. 도 10 내지 도 13은 본 발명의 실시예들에 따른 반도체 패키지의 제조방법을 간단하게 보여주는 평면도이다. 도 14 내지 도 20은 본 발명의 실시예들에 따른 반도체 패키지의 제조방법을 간단하게 보여주는 단면도이다. 이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다. 도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 패키지(1000)의 평면도 및 단면도이다. 도 2는 도 1b의 EX부분을 확대한 확대도이다. 도 1a 내지 도 2를 참조하면, 본 발명의 실시예에 따른 반도체 패키지(1000)는 베이스 칩(100), 복수의 메모리 칩들(200), 탑 더미 칩(300), 밀봉재(400) 및 외부 연결 단자(500)를 포함할 수 있다. 베이스 칩(100)은 기판 바디(101), 액티브층(110), 관통 전극(120), 상부 패드(130), 및 보호층(140)을 포함할 수 있다. 실시예들에 따른 베이스 칩(100)은, 도 1b에 도시된 바와 같이 상부에 배치된 메모리 칩들(200)보다 작은 사이즈를 가질 수 있다. 이하 도면들에서, X 축 방향 및 Y축 방향은 베이스 칩(100)의 상면 또는 하면의 표면에 평행한 방향을 나타내며, X축 방향 및 Y축 방향은 서로 수직한 방향일 수 있다. Z축 방향은 베이스 칩(100)의 상면 또는 하면의 표면에 수직한 방향을 나타낼 수 있다. 또한, 이하 도면들에서, 제1 수평 방향, 제2 수평 방향 및 수직 방향은 다음과 같이 이해될 수 있다. 제1 수평 방향은 X축 방향으로 이해될 수 있고, 제2 수평 방향은 Y축 방향으로 이해될 수 있으며, 수직 방향은 Z축 방향으로 이해될 수 있다. 기판 바디(101)는, 예컨대, 실리콘(Si)이나 저마늄(Ge)과 같은 반도체 원소를 포함할 수 있다. 또한, 기판 바디(101)는 실리콘카바이드(SiC), 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 또는 인듐포스파이드(InP)와 같은 화합물 반도체를 포함할 수도 있다. 기판 바디(101)는 SOI(Silicon On Insulator) 구조를 가질 수 있다. 예컨대, 기판 바디(101)는 BOX층(Buried Oxide Layer)을 포함할 수 있다. 기판 바디(101)는 도전 영역, 예컨대, 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 소스/드레인 영역과 같은 구조물을 포함할 수 있다. 기판 바디(101)는 STI(Shallow Trench Isolation) 구조와 같은 다양한 소자 분리 구조를 포함할 수 있다. 액티브층(110)은 집적 회로층과, 집적 회로층 상의 다중 배선층을 포함할 수 있다. 집적 회로층은 다양한 종류의 소자들을 포함할 수 있다. 예컨대, 집적 회로층은 planar FET(Field Effect Transistor)이나 FinFET 등의 FET, 플래시(flash) 메모리, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory), RRAM(Resistive Random Access Memory) 등의 메모리, AND, OR, NOT 등의 로직, 시스템 LSI(Large Scale Integration), CIS(CMOS Imaging Sensor), MEMS(Micro-Electro-Mechanical System)와 같은 다양한 능동 소자 및/또는 수동 소자를 포함할 수 있다. 다중 배선층은 적어도 2개의 소자들을 서로 연결하거나, 소자들과 기판 바디(101)의 도전 영역을 연결하거나, 또는 소자들을 외부 연결 단자(500)로 연결할 수 있다. 또한, 다중 배선층은 관통 전극(120)과 외부 연결 단자(500)를 서로 연결할 수 있다. 다중 배선층은, 예컨대, 배선 라인들과 콘택 또는 비아를 포함할 수 있다. 본 실시예의 반도체 패키지(1000)에서, 액티브층(110)은 관통 전극(120)의 하부에 배치될 수 있다. 그러나 일부 실시예들에서, 액티브층(110)은 관통 전극(120)의 상부에 배치될 수도 있다. 예컨대, 액티브층(110)과 관통 전극(120)의 위치 관계는 상대적일 수 있다. 본 실시예의 반도체 패키지(1000)에서, 베이스 칩(100)은 액티브층(110)의 집적 회로층에 다수의 로직 소자들을 포함할 수 있다. 베이스 칩(100)은 메모리 칩들(200)의 하부에 배치되고, 메모리 칩들(200)로부터의 신호를 통합하여 외부로 전달하고, 또한, 외부로부터의 신호 및 전원을 메모리 칩들(200)로 전달할 수 있다. 그에 따라, 베이스 칩(100)은 버퍼 칩이나 인터페이스 칩으로 언급될 수 있다. 한편, 일부 실시예들에서, 베이스 칩(100)은 메모리 칩들(200)과 외부 장치 간의 신호 전달을 제어하는 콘트롤러를 포함할 수 있다. 베이스 칩(100)이 콘트롤러를 포함하는 경우, 베이스 칩(100)은 로직 칩 또는 컨트롤 칩 등으로 언급될 수 있다. 또한, 일부 실시예들에서, 베이스 칩(100)은 전원이나 클록을 관리하는 PMIC(Power Management Integrated Circuit)를 포함할 수도 있다. 참고로, 베이스 칩(100)이 버퍼 칩 등으로 언급될 때, 메모리 칩들(200)은 코어 칩으로 언급될 수 있다. 그러나 베이스 칩(100)이 버퍼 칩 또는 로직 칩에 한정되는 것은 아니고, 예컨대, 베이스 칩(100)은 메모리 칩을 포함할 수도 있다. 관통 전극(120)은 기판 바디(101)를 관통하여, 기판 바디(101)의 상면에서 하면까지 연장할 수 있다. 일부 실시예들에서, 관통 전극(120)은 액티브층(110)의 내부로 연장될 수 있다. 본 실시예의 반도체 패키지(1000)에서, 기판 바디(101)는 Si을 포함할 수 있고, 따라서, 관통 전극(120)은 TSV(Through Silicon Via)로 언급될 수 있다. 관통 전극(120)은 기둥 형상을 가지며, 외곽 표면의 배리어막과 내부의 매립 도전층을 포함할 수 있다. 배리어막은 Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 및 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 매립 도전층은 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW 등의 Cu 합금, W, W 합금, Ni, Ru 및 Co 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 한편, 관통 전극(120)과 기판 바디(101) 사이, 또는 관통 전극(120)과 액티브층(110) 사이에는 절연층이 개재될 수 있다. 절연층은, 예컨대, 산화막, 질화막, 탄화막, 폴리머 또는 이들의 조합을 포함할 수 있다. 상부 패드(130)는 기판 바디(101)의 상면 상에 배치되고, 관통 전극(120)에 연결될 수 있다. 상부 패드(130)는, 예컨대, 알루미늄(Al), 구리(Cu), 니켈(Ni), 텅스텐(W), 백금(Pt) 및 금(Au) 중 적어도 하나를 포함할 수 있다. 본 실시예의 반도체 패키지(1000)에서, 상부 패드(130)는 Cu를 포함할 수 있다. 그러나 상부 패드(130)의 재질이 Cu에 한정되는 것은 아니다. 보호층(140)은 기판 바디(101)의 상면 상에 배치될 수 있다. 보호층(140)은 예컨대, 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 보호층(140)은 다중층 구조를 가질 수 있다. 예를 들어, 보호층(140)은 실리콘산화막을 포함하는 제1 절연층, 실리콘질화막을 포함하는 제2 절연층 및 실리콘 산화막을 포함하는 제3 절연층을 포함할 수 있다. 상부 패드(130)는 보호층(140)의 적어도 일부를 관통하는 구조로 배치될 수 있다. 예컨대, 상부 패드(130)는 보호층(140)을 완전히 관통하거나, 또는 보호층(140)의 상부 일부를 관통하는 구조로, 보호층(140)에 매립된 구조로 배치될 수 있다. 상부 패드(130)는 기판 바디(101)의 상면 상에서, 또는 보호층(140)의 내부에서 관통 전극(120)에 연결될 수 있