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KR-20260060914-A - Semiconductor device and semiconductor package comprising the same

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Abstract

본 발명의 기술적 사상은 방열 특성이 개선된 관통 전극을 구비한 반도체 소자, 및 그 반도체 소자를 구비한 반도체 패키지를 제공한다. 그 반도체 소자는 반도체 기판; 상기 반도체 기판의 하면 상의 액티브층; 상기 반도체 기판을 관통하여 연장하는 관통 전극; 및 상기 반도체 기판의 상면 상에 배치되고, 상기 관통 전극의 상부 부분의 측면을 둘러싸며, 알루미늄나이트라이드(AlN)층의 열 방출층;을 포함한다.

Inventors

  • 정은숙
  • 강필규
  • 박재화
  • 오경석

Assignees

  • 삼성전자주식회사

Dates

Publication Date
20260506
Application Date
20241025

Claims (10)

  1. 반도체 기판; 상기 반도체 기판의 하면 상의 액티브층; 상기 반도체 기판을 관통하여 연장하는 관통 전극; 및 상기 반도체 기판의 상면 상에 배치되고, 상기 관통 전극의 상부 부분의 측면을 둘러싸며, 알루미늄나이트라이드(AlN)층의 열 방출층;을 포함하는 반도체 소자.
  2. 제1 항에 있어서, 상기 열 방출층의 상면은 상기 관통 전극의 상면과 실질적으로 동일 평면을 이루는 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 있어서, 상기 열 방출층은 상기 AlN층의 하면 상에 하부 절연층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 베이스 칩; 상기 베이스 칩 상에 배치된 복수의 메모리 칩들; 및 상기 베이스 칩 상에 상기 메모리 칩들을 밀봉하는 밀봉재;를 포함하고, 상기 메모리 칩들 각각은, 제1 반도체 기판, 상기 제1 반도체 기판의 하면 상의 제1 액티브층, 상기 제1 반도체 기판을 관통하여 연장하는 제1 관통 전극, 및 상기 제1 반도체 기판의 상면 상에 배치되고, 상기 제1 관통 전극의 상부 부분의 측면을 둘러싸며, AlN층의 제1 열 방출층을 포함하는, 반도체 패키지.
  5. 제4 항에 있어서, 상기 베이스 칩은, 제2 반도체 기판, 상기 제2 반도체 기판의 하면 상의 제2 액티브층, 상기 제2 반도체 기판을 관통하여 연장하는 제2 관통 전극, 및 상기 제2 반도체 기판의 상면 상에 배치되고, 상기 제2 관통 전극의 상부 부분의 측면을 둘러싸며, AlN층을 구비한 제2 열 방출층을 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제4 항에 있어서, 상기 메모리 칩들 각각은 DRAM 칩이고, 상기 반도체 패키지는 HBM(High Broadwidth Memory) 패키지인 것을 특징으로 하는 반도체 패키지.
  7. 패키지 기판; 상기 패키지 기판 상의 제1 반도체 소자; 및 상기 제1 반도체 소자에 인접하여 상기 패키지 기판 상의 적어도 하나의 제2 반도체 소자;를 포함하고, 상기 제2 반도체 소자는, 베이스 칩, 상기 베이스 칩 상에 배치된 복수의 메모리 칩들, 및 상기 베이스 칩 상에 상기 메모리 칩들을 밀봉하는 밀봉재를 포함한 패키지 구조를 가지며, 상기 메모리 칩들 각각은, 반도체 기판, 상기 반도체 기판의 하면 상의 액티브층, 상기 반도체 기판을 관통하여 연장하는 관통 전극, 및 상기 반도체 기판의 상면 상에 배치되고, 상기 관통 전극의 상부 부분의 측면을 둘러싸며, AlN층의 열 방출층을 포함하는, 반도체 패키지.
  8. 제7 항에 있어서, 상기 제1 반도체 소자는 로직 칩을 포함하고, 상기 제2 반도체 소자는 HBM 패키지를 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제7 항에 있어서, 상기 패키지 기판 상에 배치된 매개 기판을 더 포함하고, 상기 제1 반도체 소자와 제2 반도체 소자는, 상기 매개 기판 상에 배치되고 상기 매개 기판을 통해 서로 연결된 것을 특징으로 하는 반도체 패키지.
  10. 제7 항에 있어서, 상기 패키지 기판 상에 배치된 매개 기판과 상기 매개 기판 내의 실리콘(Si)-브릿지를 더 포함하거나, 또는 상기 패키지 기판 내에 배치된 Si-브릿지를 더 포함하고, 상기 제1 반도체 소자와 제2 반도체 소자는, 상기 Si-브릿지를 통해 서로 연결된 것을 특징으로 하는 반도체 패키지.

Description

반도체 소자 및 그 반도체 소자를 포함한 반도체 패키지{Semiconductor device and semiconductor package comprising the same} 본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 관통 전극을 구비한 반도체 소자, 및 그 반도체 소자를 포함한 반도체 패키지에 관한 것이다. 전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 경량화 되고 있다. 전자기기의 소형화 및 경량화에 따라, 그에 사용되는 반도체 패키지 역시 소형화 및 경량화 되고 있고, 또한 반도체 패키지는 고성능 및 대용량과 함께 높은 신뢰성이 요구되고 있다. 소형화, 경량화, 고성능, 대용량 및 고신뢰성을 구현하기 위하여, TSV 구조를 포함하는 반도체 칩, 및 이러한 반도체 칩들을 적층한 칩 적층 구조의 반도체 패키지에 대한 연구와 개발이 지속적으로 이루어지고 있다. 도 1은 본 발명의 일 실시예에 따른 관통 전극을 구비한 반도체 소자에 대한 단면도이다. 도 2는 본 발명의 일 실시예에 따른 관통 전극을 구비한 반도체 소자에 대한 단면도이다. 도 3a 내지 도 3d는 본 발명의 실시예들에 따른 반도체 패키지에 대한 단면도이다. 도 4a 및 도 4b는 본 발명의 일 실시예에 따른 시스템 패키지에 대한 사시도 및 단면도이다. 도 5a 내지 도 5d는 본 발명의 실시예들에 따른 시스템 패키지에 대한 단면도들이다. 도 6a 내지 도 6g는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 과정을 개략적으로 보여주는 단면도들이다. 이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다. 도 1은 본 발명의 일 실시예에 따른 관통 전극을 구비한 반도체 소자에 대한 단면도이다. 도 1을 참조하면, 본 실시예의 관통 전극을 구비한 반도체 소자(100, 이하, 간단히 '반도체 소자'라 한다)는, 반도체 기판(101), 액티브층(110), 관통 전극(120), 연결 패드(130), 보호층(140), 열 방출층(150), 및 연결 단자(160)를 포함할 수 있다. 반도체 기판(101)은 반도체 소자(100)의 바디를 구성하고, 실리콘(Si)을 포함할 수 있다. 그러나 반도체 기판(101)의 재질이 Si에 한정되는 것은 아니다. 예컨대, 반도체 기판(101)은 저마늄(Ge), SiGe 등과 같은 다른 반도체 물질, 또는 SiC, GaP, GaAs, GaSb, InP 등과 같은 화합물 반도체를 포함할 수도 있다. 일부 실시예들에서, 반도체 기판(101)은 SOI(Silicon-On-Insulator) 기판, 또는 GOI(Germanium-On-Insulator) 기판을 포함할 수 있다. 예컨대, 반도체 기판(101)은 BOX층(Buried Oxide Layer)을 포함할 수 있다. 액티브층(110)은 반도체 기판(101)의 하부에 배치되고, 집적 회로층과 배선층을 포함할 수 있다. 예컨대, 집적 회로층은 트랜지스터, 로직 소자들, 메모리 소자들, 시스템 LSI(Large Scale Integration), CIS(CMOS Imaging Sensor), MEMS(Micro-Electro-Mechanical System)와 같은 다양한 능동 소자 및/또는 수동 소자를 포함할 수 있다. 트랜지스터는, 예컨대, BJT(Bipolar Junction Transistor), 또는 planar FET(Field Effect Transistor)이나 FinFET 등의 FET을 포함할 수 있다. 로직 소자들은, 예컨대, AND, NAND, OR, NOR, XOR(exclusive OR), XNOR(exclusive NOR), INV(inverter), ADD(adder), DLY(delay), FIL(filter), 멀티플렉서(MXT/MXIT). OAI(OR/AND/INVERTER), AO(AND/OR), AOI(AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch), 카운터(counter), 또는 버퍼(buffer) 소자들을 포함할 수 있다. 로직 소자들은 아날로그 신호 처리, A/D 변환(Analog-to-Digital Conversion), 제어 등의 다양한 신호 처리를 수행할 수 있다. 메모리 소자들은, 예컨대, 플래시(flash) 메모리, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory), RRAM(Resistive Random Access Memory) 등을 포함할 수 있다. 본 실시예의 반도체 소자(100)에서, 액티브층(110)의 집적 회로층은 다수의 메모리 소자들을 포함할 수 있다. 예컨대, 집적 회로층은 DRAM, SRAM과 같은 휘발성 메모리 소자, 또는, PRAM, MRAM, FeRAM 또는 RRAM과 같은 비휘발성 메모리 소자들을 포함할 수 있다. 본 실시예의 반도체 소자(100)에서, 액티브층(110)의 집적 회로층은 DRAM 소자들을 포함할 수 있다. 그에 따라, 반도체 소자(100)는 DRAM 칩일 수 있다. 또한, 반도체 소자(100)는 HBM(High Bandwidth Memory)용 DRAM 칩일 수 있다. 그러나 본 실시예의 반도체 소자(100)가 DRAM 칩 또는 HBM용 DRAM 칩에 한정되는 것은 아니다. 액티브층(110)의 배선층은 집적 회로층의 하부에 배치될 수 있다. 배선층은 소자들을 서로 연결하거나, 또는 소자들을 연결 단자(160)에 연결할 수 있다. 또한, 배선층은 관통 전극(120)과 연결 단자(160)를 서로 연결할 수 있다. 배선층은 층간 절연층, 및 배선들을 포함할 수 있다. 배선들은 콘택 또는 비아를 통해, 집적 회로층의 소자들, 관통 전극(120), 또는 연결 단자(160)에 연결될 수 있다. 배선들은 2층 이상으로 배치될 수 있다. 다른 층의 배선들은 층간 절연층에 의해 절연되고, 비아를 통해 서로 연결될 수 있다. 관통 전극(120)은, 수직 방향, 즉 z 방향으로 반도체 기판(101)을 관통하여 연장할 수 있다. 일부 실시예들에서, 관통 전극(120)은, 액티브층(110)의 내부로 연장할 수 있다. 반도체 기판(101)이 Si을 포함하므로, 관통 전극(120)은 TSV(Through Silicon Via)에 해당할 수 있다. 참고로, 관통 전극(120)은, 집적 회로층이 형성되기 전에 형성된 비아-퍼스트 구조, 집적 회로층의 형성 후 배선층의 형성 전에 형성된 비아-미들 구조, 및 배선층이 형성된 후에 형성된 비아-라스트 구조로 구별될 수 있다. 본 실시예의 반도체 소자(100)는, 예컨대, 비아-미들 구조의 관통 전극(120)을 포함할 수 있다. 그러나 그에 한하지 않고, 본 실시예의 반도체 소자(100)는, 비아-퍼스트, 또는 비아-라스트 구조의 관통 전극(120)을 포함할 수도 있다. 도 1에 도시된 바와 같이, 관통 전극(120)은 z 방향으로 연장하는 기둥 형상을 가지며, 전극층(122)과 전극 절연층(124)을 포함할 수 있다. 전극층(122)은 외곽 표면의 배리어막과 내부의 매립 도전층을 포함할 수 있다. 배리어막은 Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 및 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 매립 도전층은 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW 등의 Cu 합금, W, W 합금, Ni, Ru 및 Co 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 그러나 배리어막과 매립 도전층의 재질이 전술한 물질들에 한정되는 것은 아니다. 한편, 전극 절연층(124)은 전극층(122)의 외곽 측면을 둘러싸는 구조를 가질 수 있다. 그에 따라, 전극 절연층(124)은, 전극층(122)과 반도체 기판(101) 사이, 및/또는 전극층(122)과 액티브층(110) 사이에 개재될 수 있다. 전극 절연층(124)은, 예컨대, 산화막, 질화막, 탄화막, 폴리머 또는 이들의 조합을 포함할 수 있다. 본 실시예의 반도체 소자(100)에서, 전극 절연층(124)은, 예컨대, 실리콘옥사이드(SiO2)를 포함할 수 있다. 그러나 전극 절연층(124)의 재질이 SiO2에 한정되는 것은 아니다. 연결 패드(130)는 상부 연결 패드(130u)와 하부 연결 패드(130d)를 포함할 수 있다. 상부 연결 패드(130u)는 반도체 소자(100)의 상면 상에 배치될 수 있다. 도 1에 도시된 바와 같이, 상부 연결 패드(130u)는 관통 전극(120)에 바로 연결될 수 있다. 하부 연결 패드(130d)는 반도체 소자(100)의 하면 상에 배치될 수 있다. 하부 연결 패드(130d)는 배선층을 통해 관통 전극(120)에 연결될 수 있다. 연결 패드(130)는, 예컨대, 알루미늄(Al), 구리(Cu), 니켈(Ni), 텅스텐(W), 백금(Pt) 및 금(Au) 중 적어도 하나를 포함할 수 있다. 본 실시예의 반도체 소자(100)에서, 연결 패드(130)는 Cu를 포함할 수 있다. 그러나 연결 패드(130)의 재질이 Cu에 한정되는 것은 아니다. 보호층(140)은 반도체 소자(100)의 하면과 상면 상에 배치될 수 있다. 보호층(140)은 반도체 소자(100)의 하면 상의 하부 보호층(140d)과 상면 상의 상부 보호층(140u)을 포함할 수 있다. 본 실시예의 반도체 소자(100)에서, 하부 보호층(140d)과 상부 보호층(140u) 각각은 다중층 구조를 가질 수 있다. 예컨대, 하부 보호층(140d)과 상부 보호층(140u)은 2개 이상의 절연층들을 포함할 수 있다. 그러나 하부 보호층(140d)과 상부 보호층