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KR-20260060915-A - A SEMICONDUCTOR DEVICE

KR20260060915AKR 20260060915 AKR20260060915 AKR 20260060915AKR-20260060915-A

Abstract

외부 장치와 통신하는 버퍼 다이; 상기 버퍼 다이 상에 적층되며, 복수의 관통 실리콘 비아들을 통해 상기 버퍼 다이에 연결되는 복수의 메모리 다이들; 및 상기 복수의 메모리 다이들 중 최상층에 위치한 메모리 다이의 상부에 배치되는 커패시터;를 포함하고, 상기 커패시터는, 상기 복수의 메모리 다이들의 적어도 일부 면을 둘러싸는 범위로 배치되는 것을 특징으로 하는 반도체 장치가 개시된다.

Inventors

  • 박건희
  • 이연진
  • 정해욱

Assignees

  • 삼성전자주식회사

Dates

Publication Date
20260506
Application Date
20241025

Claims (10)

  1. 외부 장치와 통신하는 버퍼 다이; 상기 버퍼 다이 상에 적층되며, 복수의 관통 실리콘 비아들을 통해 상기 버퍼 다이에 연결되는 복수의 메모리 다이들; 및 상기 복수의 메모리 다이들 중 최상층에 위치한 메모리 다이의 상부에 배치되는 커패시터;를 포함하고, 상기 커패시터는, 상기 복수의 메모리 다이들의 적어도 일부 면을 둘러싸는 범위로 배치되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 커패시터는, 제1 전극; 제2 전극; 및 상기 제1 전극과 상기 제2 전극의 사이에 배치되는 유전체;를 포함하고, 상기 제1 전극 및 상기 제2 전극은, 상기 최상층에 위치한 메모리 다이를 통해 상기 반도체 장치에 전기적으로 연결되도록 구성되는 반도체 장치.
  3. 제1항에 있어서, 상기 커패시터는, 제1 전극; 제2 전극; 및 상기 제1 전극과 상기 제2 전극의 사이에 배치되는 유전체;를 포함하고, 상기 제1 전극 및 상기 제2 전극은, 상기 버퍼 다이를 통해 상기 반도체 장치에 전기적으로 연결되도록 구성되는 반도체 장치.
  4. 제2항에 있어서, 상기 최상층에 위치한 메모리 다이는, 관통 실리콘 비아를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서, 상기 버퍼 다이는, 재배선 층(Re-Distribution Layer)을 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 커패시터는, 제2 전극; 상기 제2 전극의 상부에 배치되는 유전체; 및 상기 유전체의 상부에 배치되는 제1 전극;을 포함하고, 상기 제1 전극의 개수는 1개이고, 상기 제2 전극의 개수는 2개 이상인 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 커패시터는, 제1 전극; 제2 전극; 및 상기 제1 전극과 상기 제2 전극의 사이에 배치되는 유전체;를 포함하고, 상기 제1 전극의 일 측면은 돌기 구조를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 외부 장치와 통신하는 버퍼 다이; 및 상기 버퍼 다이 상에 적층되며, 복수의 관통 실리콘 비아들을 통해 상기 버퍼 다이에 연결되는 복수의 메모리 다이들을 포함하는 메모리 장치; 및 상기 메모리 장치에 전기적으로 연결되며, 상기 메모리 장치의 적어도 일부를 커버하도록 구성되는 커패시터;를 포함하고, 상기 커패시터는, 제1 전극; 제2 전극; 및 상기 제1 전극 및 상기 제2 전극의 사이에 배치되는 유전체;를 포함하고, 상기 제1 전극의 개수는 1개이며, 상기 제2 전극의 개수는 N개이고, 상기 N은 1 이상의 자연수인 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 제1 전극은 1개 이상의 홈부를 포함하며, 상기 복수의 메모리 다이들 중 최상층 메모리 다이는 상기 홈부와 연결되도록 구성되는 관통 실리콘 비아를 포함하는 반도체 장치.
  10. 제8항에 있어서, 상기 제2 전극의 개수는 1개이며, 상기 버퍼 다이는 상기 제1 전극 및 상기 제2 전극과 연결되도록 구성되는 재배선 층을 포함하는 반도체 장치.

Description

반도체 장치{A SEMICONDUCTOR DEVICE} 본 개시는 반도체 장치에 관한 것이다. 보다 상세하게는, 수직으로 적층되어 형성되는 메모리 장치의 적어도 일부를 커버할 수 있는 커패시터의 구조에 관한 것이다. 최근 대부분의 전자 시스템에서 기억 장치로서 사용되고 있는 반도체 메모리는 그 용량 및 속도가 모두 증가하고 있는 추세이다. 그리고 더 좁은 면적 안에 더 많은 용량의 메모리를 실장하고, 상기 메모리를 효율적으로 구동하기 위한 다양한 시도가 이루어지고 있다. 근래 들어 반도체 메모리의 집적도 향상을 위하여, 기존의 평면 배치(2D) 방식에서 복수의 메모리 칩을 적층한 입체 구조(3D) 배치 기술이 응용되기 시작하였다. 고집적 및 고용량의 메모리 요구 추세에 따라, 상기 메모리 칩의 3D 배치 구조를 이용하여 용량을 증가시키고, 반도체 칩 사이즈를 감소시켜 집적도를 향상시키며 동시에 생산 비용을 절감하기 위한 구조가 연구되고 있다. 도 1은 일 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다. 도 2는 도 1의 메모리 장치를 설명하기 위한 블록도이다. 도 3은 일 예시에 따른 반도체 장치를 설명하기 위한 블록도이다. 도 4a 내지 도 4b는 예시적인 실시예에 따른 최상층 메모리 다이와 커패시터의 연결 구조를 설명하기 위한 도면이다. 도 5는 예시적인 실시예에 따른 메모리 장치 및 커패시터를 포함하는 반도체 장치를 설명하기 위한 도면이다. 도 6은 예시적인 실시예에 따른 메모리 장치 및 커패시터를 포함하는 반도체 장치를 설명하기 위한 도면이다. 도 7은 예시적인 실시예에 따른 메모리 장치 및 커패시터를 포함하는 반도체 장치를 설명하기 위한 도면이다. 도 8은 예시적인 실시예에 따른 메모리 장치 및 커패시터를 포함하는 반도체 장치를 설명하기 위한 도면이다. 도 9a 및 도 9b는 예시적인 실시예에 따른 메모리 장치 및 커패시터를 포함하는 반도체 장치를 설명하기 위한 도면이다. 도 10a 내지 도 10c는 예시적인 실시예에 따른 메모리 장치 및 커패시터를 포함하는 반도체 장치를 설명하기 위한 도면이다. 도 11은 예시적인 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 12a 내지 도 12c는 예시적인 실시예에 따른 메모리 장치 및 커패시터를 포함하는 반도체 장치를 설명하기 위한 도면이다. 도 13a 및 도 13b는 본 개시의 예시적인 실시예에 따른 반도체 장치를 나타낸다. 도 14a 내지 도 14g는 예시적인 실시예에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 도면이다. 이하, 본 개시의 다양한 실시 예가 첨부된 도면을 참조하여 기재된다. 도 1은 일 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다. 도 1을 참조하면, 일 실시예에 따른 반도체 장치(1)는 메모리 컨트롤러(10)와 메모리 장치(20)를 포함할 수 있다. 메모리 컨트롤러(10) 및 메모리 장치(20)의 각각은 상호간의 통신을 위한 인터페이스를 포함할 수 있다. 상기 인터페이스는 커맨드(CMD), 어드레스(ADDR), 클록 신호(CLK) 등을 전송하기 위한 컨트롤 버스(11) 및 데이터를 전송하기 위한 데이터 버스(12)를 통하여 연결될 수 있다. 커맨드(CMD)는 어드레스(ADDR)를 포함하는 것으로 간주될 수 있다. 메모리 컨트롤러(10)는 예를 들어, 리프레시 커맨드, 메모리 장치(20)의 모드 레지스터를 세팅하기 위한 커맨드 등을 메모리 장치(20)에 제공할 수 있다. 메모리 컨트롤러(10)는 메모리 장치(20)를 제어하기 위한 커맨드(CMD)를 생성하고, 메모리 컨트롤러(10)의 제어에 따라 메모리 장치(20)에 데이터(DATA)가 기입되거나 메모리 장치(20)로부터 데이터(DATA)가 독출될 수 있 다. 도 2는 도 1의 메모리 장치를 설명하기 위한 블록도이다. 도 2를 참조하면, 메모리 장치(20)는 버퍼 다이(100)와 복수의 메모리 다이(200a~200n, n은 2 이상의 자연수)를 포함하는 적층형 메모리 장치일 수 있다. 메모리 장치(20)는 버퍼 다이(100)와 복수의 메모리 다이(200a~200n)가 적층되어 패키징된 것일 수 있다. 복수의 메모리 다이(200a~200n)는 버퍼 다이(100) 상에 적층되어 버퍼 다이(100)와 전기적으로 연결될 수 있다. 복수의 메모리 다이(200a~200n)와 버퍼 다이(100)는 예를 들어, 관통 실리콘 비아(Through silicon via, TSV)에 의해 전기적으로 연결될 수 있다. 버퍼 다이(100)는 메모리 컨트롤러(10)와 통신할 수 있다. 각각의 복수의 메모리 다이(200a~200n)는 복수의 동적 메모리 셀들을 구비하는 DDR SDRAM (Double Data Rate Synchronous Dynamic Ramdom Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR (Graphics Double Data Rate) SDRAM, RDRAM (Rambus Dynamic Ramdom Access Memory) 등과 같은 동적 랜덤 억세스 메모리(Dynamic Ramdom Access Memory, DRAM)일 수 있다. 본 개시의 일 예시에 따르면, 메모리 장치(20)에 연결되는 커패시터를 더 포함할 수 있다. 커패시터는, 메모리 장치(20)의 외부 면을 적어도 일부 커버하도록 배치되는 것을 통해, 메모리 장치(20)의 파워를 개선하면서 열 방출을 용이하게 할 수 있다. 또한, 커패시터의 전극은 메모리 장치(20)의 최상층 메모리 다이의 관통 실리콘 비아 혹은 버퍼 다이의 재배선 층을 통해 반도체 장치와 전기적으로 연결될 수 있다. 이하에서, 커패시터와 메모리 장치(20) 사이의 연결 구조를 도면을 통해 보다 상세히 설명하도록 한다. 도 3은 일 예시에 따른 반도체 장치를 설명하기 위한 블록도이다. 도 3을 참조하면, 일 실시예에 따른 반도체 장치(1000)는 3D 칩 구조에 적용될 수 있다. 반도체 장치(1000)는 패키지 기판(1100), 시스템 온 칩(SoC, 1200), 메모리 장치(1300) 및 커패시터(1400)를 포함할 수 있다. 시스템 온 칩(1200)은 패키지 기판(1100) 상에 배치될 수 있다. 시스템 온 칩(1200)은 플립 칩 범프(1150)를 통해 패키지 기판(1100)과 연결될 수 있다. 시스템 온 칩(1200)은 반도체 장치(1000)가 지원하는 어플리케이션들을 위해, 다양한 연산들을 수행할 수 있는 프로세서를 포함할 수 있다. 예를 들어, 시스템 온 칩(1200)은 CPU(Central Processing Unit), ISP(Image Signal Processing Unit), DSP(Digital Signal Processing Unit), GPU(Graphics Processing Unit), VPU(Vision Processing Unit), 및 NPU(Neural Processing Unit) 중 적어도 하나를 포함할 수 있다. 시스템 온 칩(1200)은 버퍼 다이(미도시)와 전기적으로 연결되는 물리 계층을 포함할 수 있다. 시스템 온 칩(1200)은 연산에 필요한 데이터를 메모리 장치(1300)에 저장하거나 연산에 필요한 데이터를 메모리 장치(1300)로부터 읽을 수 있다. 시스템 온 칩(1200)은 앞서 설명한 메모리 컨트롤러(10)를 포함할 수 있다. 메모리 장치(1300)는 적층된 복수의 메모리 다이들(1310, 1320, 1330, 1340)을 포함할 수 있다. 메모리 다이들(1310, 1320, 1330, 1340)은 HBM 구조를 형성할 수 있다. HBM 구조를 구현하기 위해 메모리 다이들(1310, 1320, 1330)에는 관통 실리콘 비아(Trough Silicon Via; TSV)(1350)가 형성될 수 있다. 관통 실리콘 비아(1350)는 메모리 다이들(1310, 1320, 1330, 1340) 사이에 형성된 마이크로 범프들(1250)과 전기적으로 연결될 수 있다. 메모리 다이들(1310, 1320, 1330, 1340)은 앞서 설명한 메모리 다이(200a~200n)에 대응될 수 있다. 본 도면에서는 버퍼 다이 혹은 로직 다이가 생략되어 있으나, 버퍼 다이는 메모리 다이(1310)와 시스템 온 칩(1200) 사이에 배치될 수 있다. 버퍼 다이는 앞서 설명한 버퍼 다이(100)에 대응될 수 있다. 일 예시에 따르면, 커패시터(1400)는 메모리 장치(1300)의 Z축 방향으로의 상부 및 X축 방향으로의 측부를 커버하는 범위로 배치될 수 있다. 도 3에는 도시되지 않았으나, 커패시터(1400)는 메모리 장치(1300)의 Y축 방향으로의 측부를 커버하는 범위에서도 배치될 수 있다. 커패시터(1400)는 메모리 장치(1300)를 전부 혹은 일부를 커버하는 범위로 배치될 수 있다. 커패시터(1400)는 메모리 장치(1300)와 전기적으로 연결될 수 있다. 본 개시의 예시적인 실시예에 따르면, HBM 구조를 갖는 메모리 장치(1300)와 전기적으로 연결되도록 구성되는 커패시터(1400)를 포함하고, 커패시터(1400)는 메모리 장치(1300)를 감싸는 범위로 형성되는 것을 통해, 메모리 장치(1300)의 열 방출을 개선할 수 있다. 본 명세서에서, 커패시터(1400)가 메모리 장치(1300)를 커버한다의 의미는, 메모리 장치(1300)의 외부 면들 중 적어도 일부에 접하여, 메모리 장치(1300)를 감싸도록 배치되는 구조를 의미할 수 있다. 본 개시에 따른 커패시터(1400)는, 노이즈를 감소시킬 수 있는 디커플링 커패시터 혹은 파워 커패시터일 수 있으나, 이에 한정되지는 아니할 수 있다. 이하에서, 커패시터(1400)의 구조 및 커패시터(1400)와 메모리 장치(1300) 사이의 연결구조에 대해 보다 상세하게 설명하도록 한다. 도 4a 내지 도 4b는 예시적인 실시예에 따른 최상층 메모리 다이와 커패시터의 연결 구조를 설명하기 위한 도면이다. 일 예시에 따르면, 도 4a 내지 도 4b는 도 3에서의 A 영역에 대응하는 단면도일 수 있다. 도 4a를 참조하면, 최상층 메모리 다이(1340a)의 상부에 커패시터(1400a)가 배치되는 예시가 도시된다. 본 개시에서, 최상층 메모리 다이(1340a)란, H