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KR-20260060997-A - METHOD FOR FABRICATING A SEMICONDUCTOR STRUCTURE

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Abstract

반도체 구조체의 제조방법은, 기판을 제공하되 기판에는 배선용 도전층이 매립되어 있고, 기판은 배선용 도전층의 표면을 노출시키며, 기판 상에는 기판을 덮는 적층층이 형성되어 있고, 적층층에는 적층층을 관통하고 배선용 도전층의 표면을 노출시키는 관통홀이 형성되어 있는 단계; 적어도 관통홀의 측벽과 하부를 덮는 측벽 재료층을 형성하되, 측벽 재료층의 재질은 산화 실리콘인 단계; 측벽 재료층을 덮는 보호 재료층을 형성하되, 보호 재료층의 재질은 비정질 실리콘인 단계; 보호 재료층을 열처리하여 보호 재료층으로 하여금 재료 상전이 과정을 거치도록 하는 단계; 관통홀의 하부로서 배선용 도전층의 상측에 위치하는 재료를 에칭하여 제거하여 배선용 도전층의 표면을 노출시키되, 관통홀의 측벽을 덮는 측벽 재료층은 측벽층이 되고, 측벽층을 덮는 나머지 보호 재료층은 보호층이 되는 단계; 보호층을 제거하는 단계;를 포함한다. 본 발명은 반도체 구조체의 작동 성능의 향상에 유리하다.

Inventors

  • 퀴앙 장
  • 펭 리

Assignees

  • 스웨이슈어 테크놀러지 컴퍼니 리미티드

Dates

Publication Date
20260506
Application Date
20250827
Priority Date
20241025

Claims (16)

  1. 기판을 제공하되, 상기 기판에는 배선용 도전층이 매립되어 있고, 상기 기판은 상기 배선용 도전층의 표면을 노출시키며, 상기 기판 상에는 상기 기판을 덮는 적층층이 형성되어 있고, 상기 적층층에는 상기 적층층을 관통하고 상기 배선용 도전층의 표면을 노출시키는 관통홀이 형성되어 있는 단계; 적어도 상기 관통홀의 측벽과 하부를 덮는 측벽 재료층을 형성하되, 상기 측벽 재료층의 재질은 산화 실리콘인 단계; 상기 측벽 재료층을 덮는 보호 재료층을 형성하되, 상기 보호 재료층의 재질은 비정질 실리콘인 단계; 상기 보호 재료층을 열처리하여 상기 보호 재료층이 재료 상전이 과정을 거치도록 하는 단계; 상기 관통홀의 하부로서 상기 배선용 도전층의 상측에 위치하는 재료를 에칭하여 제거하여 상기 배선용 도전층의 표면을 노출시키되, 상기 관통홀의 측벽을 덮는 상기 측벽 재료층은 측벽층이 되고, 상기 측벽층을 덮는 나머지 상기 보호 재료층은 보호층이 되는 단계; 상기 보호층을 제거하는 단계; 를 포함하는 것을 특징으로 하는 반도체 구조체의 제조방법.
  2. 제1항에 있어서, 보호 재료층을 열처리하는 단계에서, 상기 보호 재료층의 재료는 비정질 실리콘에서 다결정 실리콘으로 변환하는 것을 특징으로 하는 반도체 구조체의 제조방법.
  3. 제1항에 있어서, 보호 재료층을 열처리하는 단계에서, 상기 열처리는 고속 열처리를 포함하는 것을 특징으로 하는 반도체 구조체의 제조방법.
  4. 제1항에 있어서, 상기 보호 재료층을 열처리한 후, 상기 관통홀의 하부로서 상기 배선용 도전층의 상측에 위치하는 재료를 에칭하여 제거하기 전에, 상기 제조방법은, 상기 보호 재료층을 산화처리하여 상기 관통홀의 하부의 상기 보호 재료층을 완전히 산화시키고 또한 상기 관통홀의 측벽의 상기 보호 재료층을 부분적으로 산화시켜 희생층을 형성하는 단계를 더 포함하며, 상기 희생층은 적어도 상기 관통홀의 측벽 상의 나머지 상기 보호 재료층을 덮는 것을 특징으로 하는 반도체 구조체의 제조방법.
  5. 제4항에 있어서, 관통홀의 하부로서 상기 배선용 도전층의 상측에 위치하는 재료를 에칭하여 제거하는 단계는, 상기 희생층, 및 상기 관통홀의 하부의 측벽 재료층을 에칭하여 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 구조체의 제조방법.
  6. 제5항에 있어서, 보호 재료층을 산화처리하는 단계에서, 상기 희생층의 재질은 상기 측벽 재료층의 재질과 같으며; 동일한 공정에서 상기 희생층, 및 상기 관통홀의 하부의 측벽 재료층을 에칭하여 제거하는 것을 특징으로 하는 반도체 구조체의 제조방법.
  7. 제4항에 있어서, 보호 재료층을 산화처리하는 단계는, 현장 스팀 산화 공정 또는 퍼니스 산화 공정을 이용하여 상기 보호 재료층을 산화처리하는 단계를 포함하는 것을 특징으로 하는 반도체 구조체의 제조방법.
  8. 제5항에 있어서, 습식 에칭 공정을 이용하여 상기 희생층, 및 상기 관통홀의 하부의 측벽 재료층을 제거하는 것을 특징으로 하는 반도체 구조체의 제조방법.
  9. 제5항에 있어서, 보호 재료층을 산화처리하는 단계 전에, 상기 보호 재료층을 덮는 버퍼층을 형성하는 단계를 더 포함하며; 상기 희생층, 및 상기 관통홀의 하부의 측벽 재료층을 에칭하여 제거하는 단계는 상기 버퍼층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조체의 제조방법.
  10. 제9항에 있어서, 상기 보호 재료층을 덮는 버퍼층을 형성하는 단계에서 상기 버퍼층의 재질은 산화 실리콘, 질화 실리콘 및 질화산화 실리콘 중의 어느 하나를 포함하는 것을 특징으로 하는 반도체 구조체의 제조방법.
  11. 제5항에 있어서, 보호 재료층을 산화처리하는 단계는, 상기 보호 재료층을 덮는 버퍼층을 형성하되, 상기 버퍼층의 재질은 산화물 재료이고, 상기 버퍼층을 형성함과 동시에 상기 버퍼층으로부터 상기 보호 재료층으로 산화가 확산되어 상기 관통홀의 하부의 상기 보호 재료층을 완전히 산화시키고 또한 상기 관통홀의 측벽의 상기 보호 재료층을 부분적으로 산화시켜 상기 희생층을 형성하는 단계를 포함하며; 상기 희생층, 및 상기 관통홀의 하부의 측벽 재료층을 에칭하여 제거하는 단계는, 상기 버퍼층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조체의 제조방법.
  12. 제9항 또는 제11항에 있어서, 원자층 증착 공정을 이용하여 상기 보호 재료층을 덮는 버퍼층을 형성하는 것을 특징으로 하는 반도체 구조체의 제조방법.
  13. 제9항 또는 제11항에 있어서, 상기 보호 재료층을 덮는 버퍼층을 형성하는 단계에서, 상기 버퍼층의 재질은 상기 희생층의 재질과 같으며; 동일한 공정에서 상기 희생층 및 상기 버퍼층을 제거하는 것을 특징으로 하는 반도체 구조체의 제조방법.
  14. 제1항에 있어서, 원자층 증착 공정을 이용하여 적어도 상기 관통홀의 측벽과 하부를 덮는 측벽 재료층을 형성하는 것을 특징으로 하는 반도체 구조체의 제조방법.
  15. 제1항에 있어서, 화학기상증착 공정을 이용하여 상기 측벽 재료층을 덮는 보호 재료층을 형성하는 것을 특징으로 하는 반도체 구조체의 제조방법.
  16. 제1항에 있어서, 습식 에칭 공정을 이용하여 상기 보호층을 제거하는 것을 특징으로 하는 반도체 구조체의 제조방법.

Description

반도체 구조체의 제조방법 {METHOD FOR FABRICATING A SEMICONDUCTOR STRUCTURE} 본 발명의 실시예는 반도체 제조분야에 관한 것이며, 특히 반도체 구조체의 제조방법에 관한 것이다. 필라형(Pillar) 전기적 연결 구조체는 전자 디바이스에서 중요한 역할을 하며, 특히 고밀도 및 고신뢰도, 안정적인 전기적 연결이 필요한 경우 더욱 그러하다. 필라형 전기적 연결 구조체는 집적회로, 반도체 디바이스, 패킷 기술 등의 분야에 광범위하게 적용되고 있으며, 전자 제품의 성능 향상과 신뢰성 확보를 위해 유력한 지지를 제공한다. 전자 기술의 신속한 발전에 따라, 필라형 전기적 연결 구조체도 끊임없는 기술적 혁신과 최적화를 거쳤다. 최초의 단순한 필라형 구조체로부터 현재의 복잡한 3차원 구조에 이르기까지 필라형 전기적 연결 구조체의 성능과 신뢰성은 뚜렷하게 향상되었다. 또한, 재료 과학, 나노 기술 및 정밀 제조 기술의 끊임없는 진보에 따라, 필라형 전기적 연결 구조체의 설계와 제조도 더욱 정밀해지고 효율적이 되고 있다. 도 1 내지 도 5는 종래 기술에 따른 반도체 구조체의 제조방법의 각 단계에 대응되는 구조 개략도이다. 도 6 내지 도 12는 본 발명에 따른 반도체 구조체의 제조방법의 일 실시예의 각 단계에 대응되는 구조 개략도이다. 도 13 내지 도 15는 본 발명에 따른 반도체 구조체의 제조방법의 다른 실시예의 각 단계에 대응되는 구조 개략도이다. 도 16은 본 발명에 따른 반도체 구조체의 제조방법의 또 다른 실시예의 각 단계에 대응되는 구조 개략도이다. 배경기술로부터 알 수 있듯이 현재로서는 반도체 구조체의 작동 성능의 향상이 어렵다. 이에 반도체 구조체의 제조방법을 결합하여 반도체 구조체의 작동 성능의 향상이 여전히 필요한 원인을 분석하기로 한다. 도 1 내지 도 5는 반도체 구조체의 제조방법의 각 단계에 대응되는 구조 개략도이다. 도 1을 참고하면, 기판(10)을 제공하되 기판(10)에는 배선용 도전층(11)이 매립되어 있고, 기판(10)은 배선용 도전층(11)의 표면을 노출시키며, 기판(10) 상에는 기판(10)을 덮는 적층층(20)이 형성되어 있고, 적층층(20)에는 적층층(20)을 관통하고 배선용 도전층(11)의 표면을 노출시키는 관통홀(21)이 형성되어 있다. 도 2를 참고하면, 적어도 관통홀(21)의 측벽과 하부를 덮는 측벽 재료층(30)을 형성하되, 측벽 재료층(30)의 재료는 산화 실리콘이다. 도 3을 참고하면, 측벽 재료층(30)을 덮는 보호 재료층(40)을 형성하되, 보호 재료층(40)의 재질은 비정질 실리콘이다. 도 4를 참고하면, 관통홀(21)의 하부로서 배선용 도전층(11)의 상측에 위치하는 재료를 에칭하여 제거하여 배선용 도전층(11)의 표면을 노출시키되, 관통홀(21)의 측벽을 덮는 측벽 재료층(30)은 측벽층(31)이 되고, 측벽층(31)을 덮는 보호 재료층(40)은 보호층(41)이 된다. 보호 재료층(40)의 재료가 비정질 실리콘이고, 관통홀(21)의 깊이 대 폭의 비율이 크고 사이즈(CD)가 작고, 비정질 실리콘 보호 재료층(40)의 두께가 일반적으로 비교적 얇으므로, 박막이 연속되지 않는 결함이 발생하며, 다시 말해 막층에 핀홀(pinhole) 결함이 존재하게 된다. 관통홀(21)의 하부로서 배선용 도전층(11)의 상측에 위치하는 재료를 건식 에칭으로 제거하는 과정에서, 핀홀로 인해 측벽 재료층(30)에 대한 보호 재료층(40)의 보호 효과가 약하고 핀홀을 통해 측벽 재료층(30)에 건식 에칭 손상이 초래하게 된다. 또한, 관통홀(21)의 하부로서 배선용 도전층(11)의 상측에 위치하는 재료를 건식 에칭으로 제거할 필요가 있는 경우, 관통홀(21)의 하부에는 건식 에칭에 따른 에칭 잔여물이 남기 쉽다. 따라서, 추후 보호층(41)을 제거하기 전에 세정 처리를 더 수행해야 하나, 보호층(41)의 막층에 핀홀 결함이 있으면 세정 처리할 때 세정액이 쉽게 보호층(41)을 관통하여 측벽층(31)에 손상을 가하며, 추후 습식 에칭으로 보호층(41)을 제거할 때에도 에칭액이 쉽게 보호층(41)을 관통하여 측벽층(31)에 손상을 가하게 된다. 또한, 관통홀(21)의 하부로서 배선용 도전층(11)의 상측에 위치하는 재료를 건식 에칭으로 제거하는 경우, 관통홀(21)의 하부가 오픈되어 노출된 배선용 도전층(11)의 사이즈가 서로 다른 영역에서 차이가 크고, 관통홀(21)의 하부로서 배선용 도전층(11)의 상측에 위치하는 재료를 제거하는 공정의 사이즈 정밀도에 영향을 미쳐, 서로 다른 영역의 관통홀(21)의 하부에서 노출된 배선용 도전층(11)의 사이즈의 균일성이 저하된다. 따라서, 추후 관통홀(21)의 하부를 통해 배선용 도전층(11)을 전기적 연결할 때의 접촉 저항의 일치성이 저하되고 반도체 구조체의 작동 성능에 영향을 미치게 된다. 도 5를 참고하면 보호층(41)을 제거한다. 보호층(41)을 제거한 후, 배선용 도전층(11)은 관통홀(21)의 하부를 통해 전기적으로 연결된다. 측벽층(31)의 손상으로 인해, 배선용 도전층(11)이 관통홀(21)의 하부를 통해 전기적으로 연결되는 것에 대한 보호 기능이 저하되므로 반도체 구조체의 작동 성능에 영향을 미친다. 기술적 과제를 해결하기 위해, 본 발명의 실시예는, 기판을 제공하되 기판에는 배선용 도전층이 매립되어 있고, 기판은 배선용 도전층의 표면을 노출시키며, 기판 상에는 기판을 덮는 적층층이 형성되어 있고, 적층층에는 적층층을 관통하고 배선용 도전층의 표면을 노출시키는 관통홀이 형성되어 있는 단계; 적어도 관통홀의 측벽과 하부를 덮는 측벽 재료층을 형성하되, 측벽 재료층의 재질은 산화 실리콘인 단계; 측벽 재료층을 덮는 보호 재료층을 형성하되, 보호 재료층의 재질은 비정질 실리콘인 단계; 보호 재료층이 재료 상전이 과정을 거치도록 보호 재료층을 열처리하는 단계; 관통홀의 하부로서 배선용 도전층의 상측에 위치하는 재료를 에칭하여 제거하여 배선용 도전층의 표면을 노출시키되, 관통홀의 측벽을 덮는 측벽 재료층은 측벽층이 되고, 측벽층을 덮는 나머지 보호 재료층은 보호층이 되는 단계; 보호층을 제거하는 단계;를 포함하는 반도체 구조체의 제조방법을 제공한다. 본 발명의 실시예는, 관통홀의 하부로서 배선용 도전층의 상측에 위치하는 재료를 에칭하여 제거하기 전에, 보호 재료층을 열처리하여 보호 재료층이 재료 상전이 과정을 거치도록 하며, 이는 비정질 실리콘으로부터 다결정 실리콘으로의 상전이 과정 중의 격자 재구성을 통해 보호 재료층의 핀홀 결함을 제거하여 보호 재료층의 성막 효과를 개선하는 데 유리하다. 이 경우, 관통홀의 하부로서 배선용 도전층의 상측에 위치하는 재료를 에칭하여 제거하여 배선용 도전층의 표면을 노출시키는 단계에서, 관통홀의 측벽의 보호 재료층에 의한 측벽 재료층에 대한 보호 기능을 향상시키며, 관통홀의 하부의 보호 재료층과 측벽 재료층을 제거할 때 핀홀 결함으로 인해 관통홀의 하부 양측의 측벽 재료층이 손상되는 것을 피하거나 개선하며, 따라서 측벽층의 막층 품질의 향상에 유리하여 누전류의 발생을 감소하거나 피하며, 나아가 반도체 구조체의 작동 성능의 향상에 유리하다. 본 발명의 상술한 목적, 특징과 장점이 더 명백하고 알기 쉽도록, 도면을 결합하여 본 발명의 구체적인 실시예를 상세히 설명하기로 한다. 도 6 내지 도 12는 본 발명에 따른 반도체 구조체의 제조방법의 일 실시예의 각 단계에 대응되는 구조 개략도이다. 도 6을 참고하면 기판(100)을 제공한다. 기판(100)에는 배선용 도전층(110)이 매립되어 있고, 기판(100)은 배선용 도전층(110)의 표면을 노출시키며, 기판(100) 상에는 기판(100)을 덮는 적층층(200)이 형성되어 있고, 적층층(200)에는 적층층(200)을 관통하고 배선용 도전층(110)의 표면을 노출시키는 관통홀(210)이 형성되어 있다. 기판(100)은 반도체 구조체의 제조공정을 위해 공정 작업의 기초를 제공하기 위한 것이다. 본 실시예에서, 기판(100)에는 배선용 도전층(110)이 매립되어 있고, 기판(100)은 배선용 도전층(110)의 표면을 노출시킨다. 배선용 도전층(110)은 기본 회로를 구현하도록 외부와 전기적으로 연결되기 위한 것이다. 기판(100)은 배선용 도전층(110)의 표면을 노출시켜, 배선용 도전층(110)으로 하여금 기판(100)로부터 노출된 표면을 통해 외부와의 전기적 연결을 구현하도록 한다. 본 실시예에서, 배선용 도전층(110)의 재질은 금속 재료이다. 하나의 예시로서, 본 실시예에서 배선용 도전층(110)은 하부 금속층(bottom metal)이다. 적층층(200)은 관통홀(210)의 형성을 위해 공정 작업의 기초를 제공하기 위한 것이다. 구체적으로, 본 실시예에서 적층층(200)은 최하부에 위치하는 에칭 중지층(미도시)을 포함한다. 에칭 중지층은 관통홀(210) 형성 시의 에칭 중지 위치로 작용하여, 관통홀(210)의 형성이 더 간편하고 정확해지도록 하며, 서로 다른 영역의 관통홀(210)의 높이 일치성을 향상시키는 데 유리하다. 관통홀(210)은 추후 측벽층의 형성, 및 배선용 도전층(110)과 외부의 전기적 연결을 구현하는 배선 구조체의 형성을 위해 공간 위치를 제공하기 위한 것이다. 본 실시예에서, 관통홀(210)은 적층층(200)을 관통하여 배선용 도전층(110)의 표면을 노출시켜, 추후 관통홀(210)에 형성되는 배선 구조체가 배선용 도전층(110)과 접촉하여 전기적으로 연결되도록 한다. 도 7을 참고하면, 적어도 관통홀(210)의 측벽과 하부를 덮는 측벽 재료층(300)을 형성하되, 측벽 재료층(300)의 재질은 산화 실리콘이다. 측벽 재료층(300)은 추후 측벽층을 형성하기 위한 것이다. 본 실시예에서, 측벽 재료층(300)의 재질은 산화 실리콘으로, 추후 형성되는 측벽층의 차단 성능과 보호 능력이 양호해지도록 한다. 또한, 추후 측벽 재료층(300)을 덮는 희생층을 더 형성하되, 희생층의 재질이 산화 실리콘이면 측벽 재료층(300)의 재질도 산화 실리콘이며, 관통홀(210)의 하부의 측벽 재료층(300)과 희생층이 일체의 구조체로 연결되는 데 유리해지도록 하여, 동일한 공정에서 희생층과 관통홀(2