KR-20260061050-A - GATE ISOLATION FEATURES FOR MEMORY AND LOGIC DEVICES

Abstract

본 개시내용에 따른 반도체 구조물은 제1 활성 영역 및 제2 활성 영역, 제1 활성 영역 위에 배치된 제1 게이트 구조물, 제2 활성 영역 위에 배치된 제2 게이트 구조물, 및 제1 게이트 구조물의 측벽과 제2 게이트 구조물의 측벽 사이에 개재된 게이트 격리 피처를 포함한다. 게이트 격리 피처는 제1 게이트 구조물의 측벽 및 제2 게이트 구조물의 측벽과 인터페이싱하는 제1 유전체층, 제1 유전체층과 인터페이싱하는 확산 배리어 라이너, 및 확산 배리어 라이너와 인터페이싱하는 제2 유전체층을 포함한다. 제2 유전체층은 확산 배리어 라이너에 의해 제1 유전체층으로부터 이격된다.

Inventors

• 쳉 핑-엔
• 첸 치-수안
• 왕 핑-웨이
• 첸 주이-린

Assignees

• 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

Dates

Publication Date

20260506

Application Date

20251024

Priority Date

20250131

Claims (10)

1. 반도체 구조물에 있어서, 제1 활성 영역 및 제2 활성 영역; 상기 제1 활성 영역 위에 배치되는 제1 게이트 구조물; 상기 제2 활성 영역 위에 배치되는 제2 게이트 구조물; 및 상기 제1 게이트 구조물의 측벽과 상기 제2 게이트 구조물의 측벽 사이에 개재된 게이트 격리 피처(gate isolation feature)를 포함하고, 상기 게이트 격리 피처는, 상기 제1 게이트 구조물의 측벽 및 상기 제2 게이트 구조물의 측벽과 인터페이싱하는(interfacing) 제1 유전체층, 상기 제1 유전체층과 인터페이싱하는 확산 배리어 라이너, 및 상기 확산 배리어 라이너와 인터페이싱하는 제2 유전체층을 포함하고, 상기 제2 유전체층은 상기 확산 배리어 라이너에 의해 상기 제1 유전체층으로부터 이격되고, 상기 제1 유전체층의 조성은 상기 제2 유전체층의 조성과는 상이한 것인, 반도체 구조물.
2. 제1항에 있어서, 상기 확산 배리어 라이너는 비정질 실리콘, 실리콘 탄질화물, 비정질 탄소, 또는 폴리머를 포함하는 것인, 반도체 구조물.
3. 제1항에 있어서, 상기 제1 활성 영역은 제1 복수의 나노구조물들을 포함하고, 상기 제2 활성 영역은 제2 복수의 나노구조물들을 포함하고, 상기 제1 게이트 구조물은 상기 제1 복수의 나노구조물들의 각각을 둘러싸고, 상기 제2 게이트 구조물은 상기 제2 복수의 나노구조물들의 각각을 둘러싸는 것인, 반도체 구조물.
4. 제1항에 있어서, 상기 제1 활성 영역 위의 제3 활성 영역; 상기 제2 활성 영역 위의 제4 활성 영역; 상기 제3 활성 영역 위에 배치된 제3 게이트 구조물; 및 상기 제4 활성 영역 위에 배치된 제4 게이트 구조물을 더 포함하고, 상기 게이트 격리 피처는 또한, 상기 제3 게이트 구조물의 측벽과 상기 제4 게이트 구조물의 측벽 사이에 개재되는 것인, 반도체 구조물.
5. 제4항에 있어서, 상기 제3 게이트 구조물은 상기 제1 게이트 구조물 위에 배치되고, 상기 제4 게이트 구조물은 상기 제2 게이트 구조물 위에 배치되는 것인, 반도체 구조물.
6. 제5항에 있어서, 상기 제1 게이트 구조물 및 상기 제2 게이트 구조물은 p형 일함수층을 포함하고, 상기 제3 게이트 구조물 및 상기 제4 게이트 구조물은 n형 일함수층을 포함하는 것인, 반도체 구조물.
7. 제6항에 있어서, 상기 n형 일함수층은 티타늄 알루미늄을 포함하는 것인, 반도체 구조물.
8. 제1항에 있어서, 상기 확산 배리어 라이너는 제1 두께를 포함하고, 상기 제１유전체층은 상기 제1 두께보다 큰 제2 두께를 포함하는 것인, 반도체 구조물.
9. 반도체 구조물에 있어서, 메모리 디바이스 영역 및 로직 디바이스 영역을 갖는 기판; 상기 메모리 디바이스 영역 위의 제1 게이트 구조물 및 제2 게이트 구조물; 상기 로직 디바이스 영역 위의 제3 게이트 구조물 및 제4 게이트 구조물; 상기 제1 게이트 구조물과 상기 제2 게이트 구조물 사이에 개재된 제1 게이트 격리 피처; 및 상기 제3 게이트 구조물과 상기 제4 게이트 구조물 사이에 개재된 제2 게이트 격리 피처를 포함하고, 상기 제1 게이트 격리 피처의 조성은 상기 제2 게이트 격리 피처의 조성과는 상이한 것인, 반도체 구조물.
10. 방법에 있어서, 전구체 구조물을 제공하는 단계 - 상기 전구체 구조물은, 제1 디바이스 영역과 제2 디바이스 영역을 포함하는 기판, 상기 제1 디바이스 영역 위의 제1 하부 게이트 구조물, 상기 제1 하부 게이트 구조물 위의 제1 상부 게이트 구조물, 상기 제1 상부 게이트 구조물 위의 제1 하드 마스크층, 상기 제2 디바이스 영역 위의 제2 하부 게이트 구조물, 상기 제2 하부 게이트 구조물 위의 제2 상부 게이트 구조물, 및 상기 제2 상부 게이트 구조물 위의 제2 하드 마스크층을 포함함 -; 상기 제1 하드 마스크층, 상기 제1 상부 게이트 구조물, 및 상기 제1 하부 게이트 구조물을 관통하여 제1 트렌치를 형성하는 단계; 상기 제2 하드 마스크층, 상기 제2 상부 게이트 구조물, 및 상기 제2 하부 게이트 구조물을 관통하여 제2 트렌치를 형성하는 단계; 상기 제1 트렌치 및 상기 제2 트렌치를 채우도록 상기 제1 디바이스 영역 및 상기 제2 디바이스 영역 위에 제1 유전체층을 퇴적하는 단계; 상기 제2 트렌치 위의 상기 제1 유전체층의 일부가 패터닝된 마스크의 개구부를 통해 노출되는 동안에 상기 제1 디바이스 영역 및 상기 제2 디바이스 영역 위에 상기 패터닝된 마스크를 형성하는 단계; 내부 트렌치를 형성하도록 상기 제2 트렌치 내의 상기 제1 유전체층을 에칭하는 단계; 상기 패터닝된 마스크를 제거하는 단계; 상기 내부 트렌치 위에 제2 유전체층을 퇴적하는 단계; 및 상기 제2 유전체층을 퇴적한 후, 상기 제1 상부 게이트 구조물 및 상기 제2 상부 게이트 구조물의 상부 표면들을 노출시키고 상기 제1 트렌치 내에 제1 게이트 컷 피처(cut feature)를 그리고 상기 제2 트렌치 내에 제2 게이트 컷 피처를 형성하도록, 상기 전구체 구조물을 평탄화하는 단계를 포함하고, 상기 제1 유전체층의 조성은 상기 제2 유전체층의 조성과는 상이한 것인, 방법.

Description

메모리 및 로직 디바이스를 위한 게이트 격리 피처{GATE ISOLATION FEATURES FOR MEMORY AND LOGIC DEVICES} 우선권 데이터 본 출원은 2024년 10월 25일 출원된 미국 가특허 출원 번호 제63/711,905호의 우선권을 주장하며, 이는 그 전체가 참조에 의해 본 명세서에 통합된다. 반도체 집적 회로(integrated circuit; IC) 산업은 급격한 성장을 경험해왔다. IC 재료 및 설계에 있어서의 기술적 진보는 IC 세대들을 생성하였는데, 여기서 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 발전 과정에서, 기능 밀도(즉, 칩 면적 당 상호연결된 디바이스들의 수)는 일반적으로 증가한 반면에, 기하학적 크기(즉, 제조 프로세스를 사용하여 생성될 수 있는 최소 컴포넌트(또는 라인))는 감소하였다. 이러한 스케일링 다운 프로세스는 일반적으로 생산 효율을 증가시키고 연관 비용을 낮춤으로써 이점을 제공한다. 이러한 스케일링 다운은 IC 프로세싱 및 제조의 복잡성도 증가시켰다. 예를 들어, 집적 회로(IC) 기술이 더 작은 기술 노드를 향해 진행함에 따라, 게이트-채널 커플링을 증가시키고 오프-상태 전류를 감소시키며 단채널 효과(short-channel effect; SCE)를 감소시킴으로써 게이트 제어를 개선하도록 멀티 게이트 디바이스가 도입되어 있다. 멀티 게이트 디바이스는 일반적으로 채널 영역의 일 측면보다 더 많은 측면 위에 배치된 게이트 구조물 또는 그 일부를 갖는 디바이스를 지칭한다. 핀형 전계 효과 트랜지스터(Fin-like field effect transistor; FinFET) 및 게이트 올 어라운드(gate-all-around; GAA) 트랜지스터는, 높은 성능 및 저누설 애플리케이션을 위한 인기있고 유망한 후보가 된 멀티 게이트 디바이스의 예이다. FinFET은 일측보다 많은 측 상에 게이트에 의해 감싸인 상승된 채널을 갖는다(예를 들어, 게이트는 기판으로부터 연장된 반도체 재료의 “핀”의 상부 및 측벽을 둘러쌈). GAA 트랜지스터는 둘 이상의 측 상의 채널 영역에 대한 액세스를 제공하도록 채널 영역 주위에 부분적으로 또는 전체적으로 연장될 수 있는 게이트 구조물을 갖는다. 그의 게이트 구조물이 채널 영역을 둘러싸기 때문에, GAA 트랜지스터는 SGT(surrounding gate transistor) 또는 MBC(multi-bridge-channel) 트랜지스터로도 지칭될 수 있다. GAA 트랜지스터의 채널 영역은 나노와이어, 나노시트, 다른 나노구조물, 및/또는 다른 적합한 구조물로부터 형성될 수 있다. 채널 영역의 형상들은 또한 GAA 트랜지스터에 나노시트 트랜지스터 또는 나노와이어 트랜지스터와 같은 대안의 이름을 부여하였다. 반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능, 및 더 낮은 비용을 추구하기 위해 서브-10 나노미터(nm) 기술 프로세스 노드들로 더 진보함에 따라, 제조 및 설계 문제들 둘 다로부터의 도전과제들은 n형 멀티 게이트 트랜지스터와 p형 멀티 게이트 트랜지스터가 수직으로 적층되는 CFET(complementary field effect transistor)와 같은 적층형 디바이스 구조물 구성들로 이어져 왔다. 기존의 CFET 구조 및 제조 프로세스는 일반적으로 그 의도된 목적에 적합하지만, 모든 양태에서 만족스럽지는 않았다. 본 개시내용은 다음의 상세한 설명으로부터 첨부 도면과 함께 읽혀질 때 가장 잘 이해된다. 산업계에서의 표준적인 관행에 따라, 다양한 특징부들이 실축척대로 도시되지 않고 단지 예시 목적을 위해 사용된 것임을 강조해둔다. 실제로, 다양한 피처들의 치수는 논의의 명료함을 위해 임의적으로 증가되거나 감소될 수 있다. 도 1은 본 개시내용의 하나 이상의 양태에 따른, CFET 구조로 구현되는 예시적인 6-트랜지스터(6T) 정적 랜덤 액세스 메모리(SRAM) 셀의 상부 디바이스층의 레이아웃을 예시한다. 도 2는 본 개시내용의 하나 이상의 양태에 따른, CFET 구조로 구현되는 예시적인 6T SRAM 셀의 하부(bottom) 디바이스층의 레이아웃을 예시한다. 도 3은 본 개시내용의 하나 이상의 양태에 따른, CFET 구조로 구현되는 로직 표준 셀의 상부 디바이스층의 레이아웃을 예시한다. 도 4는 본 개시내용의 하나 이상의 양태들에 따른, CFET 구조로 구현되는 로직 표준 셀의 하부 디바이스층의 레이아웃을 예시한다. 도 5는 본 개시내용의 하나 이상의 양태에 따른, 도 1, 도 2, 도 3, 또는 도 4에서의 A-A 라인을 따른 부분 단면도를 예시한다. 도 6은 본 개시내용의 하나 이상의 양태에 따른, 도 1, 도 2, 도 3, 또는 도 4에서의 B-B' 라인을 따른 부분 단면도를 예시한다. 도 7은 본 개시내용의 하나 이상의 양태에 따른, 도 1, 도 2, 도 3, 또는 도 4에서의 C-C' 라인을 따른 부분 단면도를 예시한다. 도 8은 본 개시내용의 하나 이상의 양태에 따른, CFET 구조물의 게이트 격리 피처를 형성하기 위한 방법의 흐름도를 예시한다. 도 10 내지 도 15는 본 개시내용의 하나 이상의 양태에 따른, 도 8의 방법에서의 다양한 제조 프로세스를 겪는 전구체의 부분 단면도를 예시한다. 도 16은 본 개시내용의 하나 이상의 양태에 따른 게이트 격리 피처의 산소 차단 이점들을 도시하는 개략도이다. 도 17은 본 개시내용의 하나 이상의 양태에 따른 게이트 격리 피처의 임계 전압 이점들을 도시하는 개략도이다. 도 18은 본 개시내용의 하나 이상의 양태에 따른, 상이한 디바이스 영역들에 상이한 게이트 격리 피처들을 형성하는 방법의 흐름도를 예시한다. 도 19 내지 도 26는 본 개시내용의 하나 이상의 양태에 따른, 도 18의 방법에서의 다양한 제조 프로세스를 겪는 전구체의 부분 단면도를 예시한다. 다음의 개시내용은 제공되는 청구 대상의 상이한 피처들을 구현하기 위한, 많은 상이한 실시예 또는 예를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 물론, 이들은 단지 예일 뿐이고 제한적인 것으로 의도되지 않는다. 예를 들어, 이어지는 설명에서 제1 피처를 제2 피처 위에 또는 제2 피처 상에 형성하는 것은 제1 피처와 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 피처와 제2 피처 사이에 추가 피처가 형성되어서 제1 피처와 제2 피처가 직접 접촉하지 않게 될 수도 있는 실시예를 포함할 수도 있다. 또한, 본 개시내용은 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순성과 명료성을 목적으로 하는 것이며, 그 자체가 논의된 다양한 실시예 및/또는 구성 사이의 관계를 지시하는 것은 아니다. "아래의(beneath)", "밑(below)", "하위의(lower)", "위의(above)", "상위의(upper)" 등과 같은 공간적으로 상대적인 용어들이, 도면에 예시된 바와 같은 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 기술하기 위한 설명의 편의를 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 배향에 부가하여, 사용 또는 동작 중인 디바이스의 다른 배향들을 포함하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 본 명세서에서 사용된 공간적으로 상대적인 기술어는 그에 따라 유사하게 해석될 수 있다. 또한, 숫자 또는 숫자 범위가 "약", "대략" 등으로 설명될 때, 이 용어는 당해 분야의 당업자에 의해 이해되는 바와 같이 제조 동안에 본질적으로 발생하는 변동을 고려하여 합리적인 범위 내에 있는 숫자들을 망라하도록 의도된다. 예를 들어, 숫자들의 수 또는 범위는, 숫자와 연관된 특성을 갖는 피처를 제조하는 것과 연관된 알려진 제조 공차에 기초하여, 설명된 숫자의 +/-10% 이내와 같이, 설명된 숫자를 포함하는 합리적인 범위를 포함한다. 예를 들어, “약 5 nm”의 두께를 갖는 재료 층은 4.25 nm 내지 5.75 nm의 치수 범위를 포함할 수 있으며, 여기서 재료 층을 퇴적하는 것과 연관된 제조 공차는 당해 분야의 당업자에 의해 +/-15%인 것으로 알려져 있다. 적층형 멀티 게이트 디바이스는 하부 멀티 게이트 디바이스 및 그 하부 멀티 게이트 디바이스 위에 적층된 상부 멀티 게이트 디바이스를 포함하는 반도체 디바이스를 지칭한다. 하부 멀티 게이트 디바이스와 상부 멀티 게이트 디바이스가 상이한 도전 유형들을 갖는 경우, 적층된 멀티 게이트 디바이스는 상보적 전계 효과 트랜지스터(complementary field effect transistor; CFET)로 지칭될 수 있다. CFET에서의 멀티 게이트 디바이스들은 FinFET 또는 GAA 트랜지스터일 수 있다. 상부 멀티 게이트 디바이스 및 제2 멀티 게이트 디바이스를 위한 게이트 구조물은 설계에 따라 함께 전기적으로 커플링되거나 또는 서로 절연될 수 있다. 기판 위의 CFET의 제조 동안, 게이트 스택은 다수의 활성 영역 위에 걸쳐 형성될 수 있고, 게이트 격리 피처에 의해 게이트 스택을 다수의 세그먼트로 분할하도록 게이트 절단 프로세스가 수행될 수 있다. 게이트 격리 피처들의 각각이 2개의 게이트 세그먼트들 사이에 배치되기 때문에, 산업계는 게이트 격리 피처들의 유효 유전 상수를 감소시키거나 최소화하기 위해 헌신적인 노력을 해왔다. 이러한 노력의 목적은 게이트 세그먼트들 사이의 기생 커패시턴스를 감소시키고 디바이스 속도를 증가시키는 것이다. 게이트 격리 피처들의 유전 상수의 감소는 보드 전체에 걸쳐 결과없이 이루어지지 않는다. 게이트 격리 피처들 내의 저유전 상수(로우-k) 유전체 재료는 산소를 포함하는 경향이 있고, 게이트 산화 프로세스들에서 산소의 소스가 될 수 있다. 게이트 구조물들 내의 금속들이 산화될 때, 디바이스의 임계 전압은 설계 값으로부터 벗어날 수 있다. 로직 디바이스들은 적절한 응답 시간으로 여전히 스위칭하는 한 임계 전압 저하에 덜 민감하다. 정적 랜덤 액세스 메모리(static random access memory; SRAM) 디바이스들과 같은 메모리 디바이스들에 대해서도 동일하게 말할