KR-20260061054-A - MEMORY DEVICES AND METHODS OF MANUFACTURING THEREOF

Abstract

메모리 회로는 워드 라인에 결합된 메모리 셀 및 워드 라인을 통해 메모리 셀에 결합된 드라이버 회로를 포함하는 메모리 어레이를 포함한다. 드라이버 회로는 워드 라인과 제1, 제2, 및 제3 공급 전압 중에서 선택된 스위칭가능 전압 사이에 결합된 p형 트랜지스터, 워드 라인을 어써팅하기 위해 제1 논리 상태로 제공되는 선택 신호의 논리적으로 반전된 버전을 수신하도록 구성된 입력부 및 중간 신호를 제공하도록 구성된 출력부를 갖는 인버터, 및 게이트 단자, 제1 소스/드레인 단자, 및 제2 소스/드레인 단자를 갖는 제1 n형 트랜지스터를 포함한다. 게이트 단자는 제1 공급 전압과 제4 공급 전압 사이를 스위칭하는 제어 신호를 수신하도록 구성되고, 제1 소스/드레인 단자는 인버터의 출력부에 연결되고, 제2 소스/드레인 단자는 워드 라인에 연결된다.

Inventors

• 나카야마 마사요시

Assignees

• 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

Dates

Publication Date

20260506

Application Date

20251024

Priority Date

20250210

Claims (10)

1. 메모리 회로에 있어서, 워드 라인에 결합된 복수의 메모리 셀들을 포함하는 메모리 어레이; 및 상기 워드 라인을 통해 상기 복수의 메모리 셀들에 결합된 드라이버 회로 를 포함하고, 상기 드라이버 회로는, 스위칭가능 전압과 상기 워드 라인 사이에 결합된 제1 p형 트랜지스터 - 상기 스위칭가능 전압은 제1 공급 전압, 제2 공급 전압, 및 제3 공급 전압 중에서 선택됨 -, 선택 신호의 논리적으로 반전된 버전을 수신하도록 구성된 입력부 및 중간 신호를 제공하도록 구성된 출력부를 갖는 인버터 - 상기 선택 신호는 상기 워드 라인을 어써팅(assert)하기 위해 제1 논리 상태로 제공됨 - , 및 게이트 단자, 제1 소스/드레인 단자, 및 제2 소스/드레인 단자를 갖는 제1 n형 트랜지스터 - 상기 게이트 단자는 상기 제1 공급 전압과 제4 공급 전압 사이를 스위칭하는 제어 신호를 수신하도록 구성되고, 상기 제1 소스/드레인 단자는 상기 인버터의 출력부에 연결되고, 상기 제2 소스/드레인 단자는 상기 워드 라인에 연결됨 - 를 포함하는 것인, 메모리 회로.
2. 제1항에 있어서, 상기 인버터는 제2 p형 트랜지스터 및 제2 n형 트랜지스터를 포함하며, 상기 제1 p형 트랜지스터 및 상기 제1 n형 트랜지스터는 더 높은 전압으로 동작하도록 구성되는 반면에, 상기 제2 p형 트랜지스터 및 상기 제2 n형 트랜지스터는 더 낮은 전압으로 동작하도록 구성되는 것인, 메모리 회로.
3. 제1항에 있어서, 상기 제어 신호는, 상기 복수의 메모리 셀들 중 적어도 하나의 메모리 셀이 기록되도록 선택될 때 및 상기 복수의 메모리 셀들 중 적어도 하나의 메모리 셀이 판독되도록 선택될 때, 각각 상기 제1 공급 전압 및 상기 제4 공급 전압으로 구성되는 것인, 메모리 회로.
4. 제1항에 있어서, 상기 스위칭가능 전압은, 상기 복수의 메모리 셀들 중 적어도 하나의 메모리 셀이 기록되도록 선택될 때 상기 제2 공급 전압 또는 상기 제3 공급 전압으로 구성되고, 상기 복수의 메모리 셀들 중 적어도 하나의 메모리 셀이 판독되도록 선택될 때 상기 제1 공급 전압으로 구성되는 것인, 메모리 회로.
5. 제1항에 있어서, 상기 복수의 메모리 셀들 각각은 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM) 셀을 포함하는 것인, 메모리 회로.
6. 제1항에 있어서, 상기 제1 p형 트랜지스터의 게이트에 결합된 교차 결합된 트랜지스터들, 및 상기 선택 신호와 상기 교차 결합된 트랜지스터들 사이에 결합된 논리 게이트 를 더 포함하는, 메모리 회로.
7. 제1항에 있어서, 상기 제1 p형 트랜지스터의 게이트 단자에 결합된 제1 소스/드레인 단자 및 상기 제1 p형 트랜지스터의 소스/드레인에 결합된 제2 소스/드레인 단자를 갖는 제3 p형 트랜지스터 를 더 포함하는, 메모리 회로.
8. 메모리 회로에 있어서, 워드 라인 상에 전압을 인가하도록 구성된 드라이버 회로 를 포함하고, 상기 워드 라인은 메모리 셀의 선택 트랜지스터의 게이트 단자에 연결되며, 상기 드라이버 회로는, 스위칭가능 전압과 상기 워드 라인 사이에 결합된 제1 p형 트랜지스터 - 상기 스위칭가능 전압은 제1 공급 전압, 제2 공급 전압, 및 제3 공급 전압 중에서 선택됨 -, 게이트 단자, 상기 워드 라인에 연결된 제1 소스/드레인 단자, 및 제2 소스/드레인 단자를 갖는 제1 n형 트랜지스터 - 상기 게이트 단자는 상기 제1 공급 전압과 제4 공급 전압 사이를 스위칭하는 제어 신호를 수신하도록 구성됨 - , 및 제2 p형 트랜지스터 및 제2 n형 트랜지스터 - 상기 제2 p형 트랜지스터와 상기 제2 n형 트랜지스터의 게이트 단자들은 선택 신호의 논리적으로 반전된 버전을 수신하도록 구성되고, 상기 선택 신호는 상기 워드 라인을 어써팅하기 위해 제1 논리 상태로 제공됨 - 를 포함하는 것인, 메모리 회로.
9. 메모리 회로를 동작시키기 위한 방법에 있어서, 제1 p형 트랜지스터를 통해, 메모리 셀에 연결된 워드 라인에 스위칭가능 전압을 결합하는 단계 - 상기 스위칭가능 전압은 상기 메모리 셀의 동작 모드에 기초하여 제1 공급 전압, 제2 공급 전압, 및 제3 공급 전압 중에서 선택됨 - ; 및 상기 메모리 셀의 동작 모드에 기초하여, 상기 워드 라인에 연결된 제1 소스/드레인 단자를 갖는 제1 n형 트랜지스터의 게이트 단자 상에 인가되는 전압 레벨을 선택하는 단계 - 상기 전압 레벨은 상기 제1 공급 전압 또는 제4 공급 전압과 동일하도록 선택됨 - 를 포함하는, 메모리 회로를 동작시키기 위한 방법.
10. 제9항에 있어서, 제2 p형 트랜지스터 및 제2 n형 트랜지스터를 포함하는 인버터를 통해, 상기 워드 라인을 어써팅하기 위해 특정 논리 상태로 구성된 선택 신호를 수신하는 단계; 및 상기 제1 n형 트랜지스터의 제2 소스/드레인 단자에, 상기 선택 신호에 기초하여 중간 신호를 제공하는 단계 를 더 포함하는, 메모리 회로를 동작시키기 위한 방법.

Description

메모리 디바이스 및 그 제조 방법{MEMORY DEVICES AND METHODS OF MANUFACTURING THEREOF} 관련 출원 상호 참조 본 출원은 2024년 10월 25일 출원된 “Word Line Driver Circuit for Nonvolatile Memory”이란 발명의 명칭의 미국 가출원 번호 제63/712,003호의 우선권 및 이익을 주장하며, 이는 모든 목적을 위해 그 전체가 참조에 의해 여기에 포함된다. 반도체 집적 회로(integrated circuit; IC) 산업은 급격한 성장을 겪어왔다. IC들이 계속해서 축소됨에 따라, 더 많은 디바이스들이 단일 칩에 집적된다. 이러한 축소 공정는 일반적으로 양산 효율을 증가시키고 연관 비용을 낮춤으로써 이익을 제공한다. 본 개시의 양태는 이하의 상세한 설명을 첨부 도면을 참조하여 읽을 때 가장 잘 이해된다. 당업계에서의 표준 관행에 따라, 다양한 피처들은 실척도로 그려진 것은 아니라는 것에 유의한다. 실제로, 다양한 피처의 치수는 설명의 명료함을 위해 임의로 증가되거나 감소될 수 있다. 도 1은 일부 실시예에 따른, 예시적인 메모리 디바이스(또는 회로)의 블록도를 도시한다. 도 2는 일부 실시예들에 따른, 예시적인 메모리 회로의 블록도를 도시한다. 도 3은 일부 실시예에 따른, 도 1의 메모리 회로에 포함될 수 있는 예시적인 메모리 회로의 회로도를 도시한다. 도 4 및 도 5는 일부 실시예들에 따른, 메모리 회로와 연관된 예시적인 파형들을 도시한다. 도 6은 일부 실시예에 따른, 도 1의 메모리 회로에 포함될 수 있는 예시적인 메모리 회로의 회로도를 도시한다. 도 7 및 도 8는 일부 실시예들에 따른, 메모리 회로와 연관된 예시적인 파형들을 도시한다. 도 9은 일부 실시예에 따른, 도 1의 메모리 회로에 포함될 수 있는 예시적인 메모리 회로의 회로도를 도시한다. 도 10 및 도 11은 일부 실시예들에 따른, 메모리 회로와 연관된 예시적인 파형들을 도시한다. 도 12는 일부 실시예에 따른, 도 1의 메모리 회로에 포함될 수 있는 예시적인 메모리 회로의 회로도를 도시한다. 도 13 및 도 14는 일부 실시예들에 따른, 메모리 회로와 연관된 예시적인 파형들을 도시한다. 도 15는 일부 실시예에 따른, 도 1의 메모리 회로에 포함될 수 있는 예시적인 메모리 회로의 회로도를 도시한다. 도 16은 일부 실시예들에 따른, 메모리 회로를 동작시키기 위한 예시적인 방법의 흐름도를 나타낸다. 다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 배열의 특정 예가 아래에서 설명된다. 이들은 물론, 단지 예시일 뿐이고, 한정하도록 의도되지는 않는다. 예를 들어, 이하의 상세한 설명에서, 제2 피처 위의 제1 피처의 형성은 제1 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제1 및 제2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 간략화 및 명확화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 좌우하는 것은 아니다. 또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)”, “상부(top)” 및 “하부(bottom)”와 같은 공간 관련 용어는 도면에 나타내는 바와 같이 한 엘리먼트 또는 피처와 다른 엘리먼트 또는 피처와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간적으로 상대적인 용어는 도면에서 도시된 배향에 더하여 사용 시 또는 동작 시의 디바이스의 상이한 배향들을 망라하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간 상대적인 기술어는 마찬가지로 그에 따라 해석될 수 있다. 일반적으로, 워드 라인 드라이버는 판독 및 기록 동작을 위한 적절한 전압 레벨을 공급함으로써 메모리 디바이스(예컨대, 저항성 스위칭 메모리)에서의 워드 라인(WL)의 활성화를 제어한다. 기록 동작 동안, 워드 라인 드라이버는 워드 라인에 더 높은 전압을 제공하는 한편, 판독 동작 동안, 워드 라인 드라이버는 더 낮은 전압을 공급한다. 메모리 디바이스에서, 워드 라인 전압은 일반적으로 판독 동작과 비교하여 기록 동작 동안 더 높다. 결과적으로, 워드 라인 드라이버는 기록 동작 동안 증가된 전압을 핸들링하기 위해 고전압 트랜지스터를 사용하여 이들 2개의 전압 레벨들 사이를 스위칭한다. 전형적으로, 워드 라인 드라이버는 동작 모드(판독 또는 기록)에 기초하여 적절한 전력 공급부를 선택하기 위한 고전압 트랜지스터 및 전압 스위치를 포함한다. 그러나, 중요한 문제는 고전압 트랜지스터의 구동 능력이, 특히 판독 동작 동안 저전압에서 제한된다는 것이다. 고속 판독 동작을 달성하기 위해, 일부 워드 라인 드라이버는 더 큰 고전압 트랜지스터의 사용에 의존하고, 결과적으로 면적을 증가시킨다. 이러한 면적 확장은 메모리 어레이의 전체 효율 및 밀도를 저하시켜, 더 효과적인 해결책의 필요성을 부각시킨다. 본 개시는 상기 언급된 과제를 해결하기 위한 기술, 예를 들어 향상된 신뢰성 및 감소된 전력 소비와 함께 드라이버 면적을 감소시키는 기술을 제공한다. 본원에서 개시되는 바와 같이, 일부 실시예들에서, 기술들은 p형 트랜지스터, n형 트랜지스터, 및 인버터를 포함하는 드라이버 회로를 포함한다. p형 트랜지스터는 스위칭가능 전압과 워드 라인 사이에 결합된다. 인버터는 선택 신호의 논리적으로 반전된 버전을 수신하도록 구성된 입력부 및 중간 신호를 제공하도록 구성된 출력부를 포함한다. 여기서, 워드 라인을 어써팅(assert)하기 위해 제1 논리 상태의 선택 신호가 제공된다. n형 트랜지스터는 게이트 단자, 제1 소스/드레인 단자, 및 제2 소스/드레인 단자를 포함한다. 게이트 단자는 제1 공급 전압과 제4 공급 전압 사이의 제어 신호 스위칭을 수신하도록 구성되고, 제1 소스/드레인 단자는 인버터의 출력부에 연결되고, 제2 소스/드레인 단자는 워드 라인에 연결된다. p형 트랜지스터, n형 트랜지스터, 및 인버터를 갖는 드라이버 회로를 포함하는, 본원에서 개시되는 기술들은, 종래의 워드 라인 드라이버들에서 식별되는 과제들을 효과적으로 해결한다. 이 설계는 판독 전압 레벨과 기록 전압 레벨 사이의 더 효율적인 스위칭을 가능하게 하면서, 하이 전압 및 로우 전압 모두에서 드라이버의 성능을 개선하여, 더 큰 고전압 트랜지스터에 대한 필요성을 감소시킨다. 이는 더 작은 드라이버 면적, 개선된 신뢰성, 및 감소된 전력 소비를 초래하여, 종래의 설계들의 제한들을 직접적으로 해결한다. 도 1은 일부 실시예들에 따른, 예시적인 메모리 디바이스(또는 회로)(100)의 블록도를 도시한다. 메모리 회로(100)는 메모리 제어기(105) 및 메모리 어레이(120)를 포함한다. 일 양태에서, 메모리 어레이(120)는 복수의 저장 회로 또는 메모리 셀(125)을 포함한다. 메모리 어레이(120)는, 각각이 일 방향(예컨대, X 방향)으로 연장되는 워드 라인(WL0, WL1…WLJ), 및 각각이 또다른 방향(예컨대, Y 방향)으로 연장되는 비트 라인(BL0, BL1…BLK)을 더 포함한다. 워드 라인(WL) 및 비트 라인(BL)은 각각 전도성 금속 또는 전도성 레일일 수 있다. 일부 실시예에서, 각각의 메모리 셀(125)은 대응하는 워드 라인(WL) 및 대응하는 비트 라인(BL)에 커플링되고, 대응하는 워드 라인(WL) 및 대응하는 비트 라인(BL)을 통한 전압 또는 전류에 따라 동작될 수 있다. 일부 실시예들에서, 각각의 비트 라인은 방향(예컨대, Y 방향)을 따라 배치된 메모리 셀(125)의 그룹 중 하나 이상의 메모리 셀(125)에 결합된 비트 라인(BL, BLB)을 포함한다. 비트 라인(BL, BLB)은 차동 신호를 수신 및/또는 제공할 수 있다. 각각의 메모리 셀(125)은 휘발성 메모리 셀, 비휘발성 메모리 셀, 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 메모리 셀(125)은 각자의 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM) 셀을 각각 포함한다. 일부 실시예들에서, 각각의 메모리 셀(125)은 정적 랜덤 액세스 메모리(static random access memory; SRAM) 셀 등으로 구현된다. 그러나, 메모리 셀(125)은, 본 개시의 범위 내에 남아있으면서, 예를 들어 자기저항 랜덤 액세스 메모리(magnetoresistive random access memory; MRAM) 셀, 위상 변화 랜덤 액세스 메모리(phase-change random access memory; PCRAM) 셀, eFuse, 안티-퓨즈 등과 같은, 다양한 다른 비휘발성 메모리 셀 중의 임의의 것으로서 구현될 수 있음이 인식되어야 한다. 일부 실시예들에서, 메모리 어레이(120)는 추가적인 라인(예컨대, 선택 라인, 기준 라인, 기준 제어 라인, 전력 레일 등)을 포함한다. 메모리 제어기(105)는 메모리 어레이(120)의 동작들을 제어하는 하드웨어 컴포넌트이다. 일부 실시예들에서, 메모리 제어기(105)는 비트 라인(BL) 제어기(112), 워드 라인(WL) 제어기(114) 등을 포함한다. BL 제어기(112) 및 WL 제어기(114)는 논리 회로, 아날로그 회로, 또는 이들의 조합으로서 구현될 수 있다. 일 구성에서, WL 제어기(114)는 메모리 어레이(120)의 하나 이상의 워드 라인(WL)을 통해 전압 또는 전류를 제공하는 회로일 수 있다. BL 제어기(112)는 메모리 어레이(120)의 하나 이상의 비트 라인(BL)을 통해 전압 또는 전류를 제공하거나 감지하는 회로일 수 있다. BL 제어기(112)는 메모리 어레이(120)의 비트 라인(BL)에 결합될 수 있고, WL 제어기(114)는 메모리 어레이(120)의 워드 라인(WL)에 결합될 수 있다. 일부