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KR-20260061129-A - SEMICONDUCTOR DEVICE INCLUDING VERTICAL CHANNEL TRANSISTORS

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Abstract

본 발명 개념의 일부 실시예들에 따른 반도체 장치는 데이터 저장 패턴; 상기 데이터 저장 패턴 상의 스토리지 노드 콘택; 상기 스토리지 노드 콘택과 연결되는 층간 도전막; 상기 층간 도전막과 연결되는 채널막; 상기 채널막과 이격되는 워드라인; 및 상기 채널막 상의 게이트 절연 패턴을 포함한다. 상기 층간 도전막은 상기 채널막의 제1 외측벽과 연결되는 제1 부분을 포함한다. 상기 제1 부분은 상기 게이트 절연 패턴과 연결된다.

Inventors

  • 박성준

Assignees

  • 삼성전자주식회사

Dates

Publication Date
20260506
Application Date
20260415

Claims (10)

  1. 데이터 저장 패턴; 상기 데이터 저장 패턴 상의 스토리지 노드 콘택; 상기 스토리지 노드 콘택과 연결되는 층간 도전막; 상기 층간 도전막과 연결되는 채널막; 상기 채널막과 이격되는 워드라인; 및 상기 채널막 상의 게이트 절연 패턴을 포함하고, 상기 층간 도전막은 상기 채널막의 외측벽과 연결되는 제1 부분을 포함하고, 상기 제1 부분은 상기 게이트 절연 패턴과 연결되는 반도체 장치.
  2. 제1 항에 있어서, 상기 층간 도전막은: 상기 채널막의 제1 하면과 연결되는 제2 부분; 상기 채널막의 제2 하면과 연결되는 제3 부분; 및 상기 제2 부분 및 상기 제3 부분 사이에 제공되는 제4 부분을 더 포함하고, 상기 제1 하면의 레벨은 상기 제2 하면의 레벨보다 높은 반도체 장치.
  3. 제2 항에 있어서, 상기 층간 도전막의 상기 제1 부분의 상면의 레벨은 상기 채널막의 상기 제1 하면의 레벨보다 높은 반도체 장치.
  4. 제2 항에 있어서, 상기 제3 부분의 하면의 레벨은 상기 스토리지 노드 콘택의 상면의 레벨보다 낮은 반도체 장치.
  5. 제1 항에 있어서, 상기 게이트 절연 패턴은: 상기 층간 도전막에 연결되는 제1 절연부; 및 상기 워드라인에 연결되는 제2 절연부를 포함하고, 상기 제1 절연부의 하면의 레벨은 상기 제2 절연부의 하면의 레벨보다 높은 반도체 장치.
  6. 제5 항에 있어서, 상기 제1 절연부 사이에 제공되는 몰딩부를 더 포함하고, 상기 게이트 절연 패턴은: 상기 층간 도전막 및 상기 워드라인과 이격되는 제3 절연부를 더 포함하고, 상기 제3 절연부의 하면은 상기 몰딩부의 상면에 연결되는 반도체 장치.
  7. 제5 항에 있어서, 상기 제2 절연부의 하면의 레벨은 상기 층간 도전막의 제1 부분의 상면의 레벨보다 낮은 반도체 장치.
  8. 데이터 저장 패턴; 상기 데이터 저장 패턴 상의 스토리지 노드 콘택; 상기 스토리지 노드 콘택과 연결되는 층간 도전막; 상기 층간 도전막과 연결되는 채널막; 상기 채널막과 이격되는 워드라인; 및 상기 채널막 상의 게이트 절연 패턴을 포함하고, 상기 게이트 절연 패턴은: 상기 층간 도전막과 연결되는 제1 절연부; 및 상기 워드라인과 연결되는 제2 절연부를 포함하고, 상기 제1 절연부의 하면의 레벨은 상기 제2 절연부의 하면의 레벨보다 높은 반도체 장치.
  9. 제8 항에 있어서, 상기 제2 절연부는 제1 상면 및 제2 상면을 포함하고, 상기 제1 상면의 레벨은 상기 워드라인의 상면의 레벨보다 높고, 상기 제2 상면은 상기 워드라인의 하면과 연결되는 반도체 장치.
  10. 제8 항에 있어서, 상기 게이트 절연 패턴은 상기 층간 도전막 및 상기 워드라인과 이격하는 제3 절연부를 더 포함하고, 상기 제3 절연부의 하면의 레벨은 상기 제1 절연부의 하면의 레벨보다 높고, 상기 제3 절연부의 하면의 레벨은 상기 제2 절연부의 하면의 레벨보다 높은 반도체 장치.

Description

수직 채널 트랜지스터들을 포함하는 반도체 장치 {SEMICONDUCTOR DEVICE INCLUDING VERTICAL CHANNEL TRANSISTORS} 본 발명 개념의 실시예들은 반도체 장치에 관한 것으로, 보다 상세하게는 수직 채널 트랜지스터들을 포함하는 반도체 장치에 관한 것이다. 반도체 장치의 디자인 룰이 감소함에 따라 반도체 장치의 집적도를 향상시키고, 동작 속도 및 수율을 향상시키는 방향으로 제조기술이 발전되고 있다. 이에 따라, 트랜지스터가 갖는 집적도, 저항, 전류 구동 능력 등을 확대하기 위해 수직 채널을 갖는 트랜지스터가 제안되었다. 도 1은 일부 실시예들에 따른 반도체 장치의 평면도이다. 도 2는 도 1의 A1-A1'선에 따른 단면도이다. 도 3은 도 1의 A2-A2'선에 따른 단면도이다. 도 4는 도 1의 A3-A3'선에 따른 단면도이다. 도 5는 도 2의 E1 영역의 확대도이다. 도 6 내지 38은 도 1 내지 5에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다. 이하에서, 도면들을 참조하여 본 발명 개념의 실시예들에 따른 반도체 장치 및 이의 제조방법에 대하여 상세히 설명한다. 도 1은 일부 실시예들에 따른 반도체 장치의 평면도이다. 도 2는 도 1의 A1-A1'선에 따른 단면도이다. 도 3은 도 1의 A2-A2'선에 따른 단면도이다. 도 4는 도 1의 A3-A3'선에 따른 단면도이다. 도 5는 도 2의 E1 영역의 확대도이다. 도 1 내지 4를 참조하면, 반도체 장치는 기판(SUB)을 포함할 수 있다. 일부 실시예들에 있어서, 기판(SUB)은 반도체 기판일 수 있다. 일 예로, 기판(SUB)은 실리콘, 게르마늄, 실리콘-게르마늄, GaP 또는 GaAs를 포함할 수 있다. 일부 실시예들에 있어서, 기판(SUB)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다. 기판(SUB)은 제1 방향(D1) 및 제2 방향(D2)으로 확장하는 평면을 따라 확장하는 플레이트의 형태를 가질 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 서로 교차할 수 있다. 일 예로, 제1 방향(D1) 및 제2 방향(D2)는 서로 직교하는 수평 방향들일 수 있다. 제3 방향(D3)은 기판(SUB)의 상면과 수직하고, 제1 방향(D1) 및 제2 방향(D2)과 교차할 수 있다. 데이터 저장 패턴들(DSP)이 기판(SUB) 상에 제공될 수 있다. 일부 실시예들에 있어서, 데이터 저장 패턴(DSP)은 캐패시터일 수 있다. 이 경우, 데이터 저장 패턴(DSP)은 하부 전극, 상부 전극 및 이들 사이에 개재된 캐패시터 유전막을 포함할 수 있다. 일부 실시예들에 있어서, 데이터 저장 패턴(DSP)은 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 패턴일 수 있다. 예를 들어, 데이터 저장 패턴(DSP)은 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material), 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반자성(antiferromagnetic) 물질들을 포함할 수 있다. 일부 실시예들에 있어서, 기판(SUB)과 데이터 저장 패턴(DSP) 사이에 배선 구조체가 제공될 수 있다. 배선 구조체는 데이터 저장 패턴(DSP)에 전기적으로 연결되는 도전 구조체들 및 도전 구조체들을 둘러싸는 절연막을 포함할 수 있다. 제1 하부 절연막(10)이 기판(SUB) 상에 제공될 수 있다. 제1 하부 절연막(10)은 절연 물질을 포함할 수 있다. 일 예로, 제1 하부 절연막(10)은 산화물을 포함할 수 있다. 스토리지 노드 콘택(BC)이 데이터 저장 패턴(DSP) 상에 제공될 수 있다. 일 예로, 데이터 저장 패턴(DSP)이 캐패시터인 경우, 스토리지 노드 콘택(BC)은 데이터 저장 패턴(DSP)의 상부 전극과 연결될 수 있다. 스토리지 노드 콘택(BC)은 도전 물질을 포함할 수 있다. 본 명세서에서 사용되는 “연결된다”는 용어는, 구성요소들 간의 직접적인 연결뿐만 아니라, 다른 구성요소를 개재한 간접적인 연결을 포함하는 의미로 사용된다. 제2 하부 절연막(20)이 제1 하부 절연막(10) 상에 제공될 수 있다. 제2 하부 절연막(20)은 제1 상면(201) 및 제2 상면(202)을 포함할 수 있다. 제2 하부 절연막(20)의 제1 상면(201)의 레벨은 제2 하부 절연막(20)의 제2 상면(202)의 레벨보다 높을 수 있다. 제2 하부 절연막(20)은 절연 물질을 포함할 수 있다. 일 예로, 제2 하부 절연막(20)은 질화물을 포함할 수 있다. 상부 절연막(30)이 제2 하부 절연막(20) 상에 제공될 수 있다. 상부 절연막(30)은 절연 물질을 포함할 수 있다. 일 예로, 상부 절연막(30)은 산화물을 포함할 수 있다. 몰딩부(MD)가 제2 하부 절연막(20)의 제1 상면(201) 상에 제공될 수 있다. 몰딩부(MD)는 상부 몰딩부(UMD) 및 하부 몰딩부(LMD)를 포함할 수 있다. 하부 몰딩부(LMD)는 스토리지 노드 콘택(DC)과 연결될 수 있다. 상부 몰딩부(UMD)는 스토리지 노드 콘택(DC)과 제3 방향(D3)으로 이격될 수 있다. 상부 몰딩부(UMD) 및 하부 몰딩부(LMD)는 절연 물질을 포함할 수 있다. 일 예로, 하부 몰딩부(LMD)는 실리콘 질화물을 포함할 수 있다. 일 예로, 상부 몰딩부(UMD)는 실리콘 산화물을 포함할 수 있다. 층간 도전막(IL)이 스토리지 노드 콘택(DC) 상에 제공될 수 있다. 층간 도전막들(IL)은 서로 이격될 수 있다. 일부 실시예들에 있어서, 층간 도전막(IL)은 계단 형상을 가질 수 있다. 층간 도전막(IL)은 도전 물질을 포함할 수 있다. 채널막(CH)이 층간 도전막(IL) 상에 제공될 수 있다. 채널막(CH)은 제1 상면(CHU1) 및 제2 상면(CHU2)를 포함할 수 있다. 채널막(CH)의 제1 상면(CHU1)의 레벨은 채널막(CH)의 제2 상면(CHU2)의 레벨보다 높을 수 있다. 채널막(CH)은 제1 하면(CHS1) 및 제2 하면(CHS2)를 포함할 수 있다. 채널막(CH)의 제1 하면(CHS1)의 레벨은 채널막(CH)의 제2 하면(CHS2)의 레벨보다 높을 수 있다. 채널막(CH)은 반도체 물질을 포함할 수 있다. 일 예로, 채널막(CH)은 산화물 반도체 물질을 포함할 수 있다. 산화물 반도체 물질은 예를 들어, InGaZnO, InGaSiO, InSnZnO, InZnO, ZnO, ZnSnO, ZnON, ZrZnSnO, SnO, HfInZnO, GaZnSnO, AlZnSnO, YbGaZnO 또는 InGaO 중 적어도 하나를 포함할 수 있다. 일부 실시예들에 있어서, 채널막(CH)은 복수개의 물질막들을 포함하는 다중막일 수 있다. 일부 실시예들에 있어서, 채널막(CH)은 이차원 물질을 포함할 수 있다. 게이트 절연 패턴(Gox)이 채널막(CH) 상에 제공될 수 있다. 게이트 절연 패턴들(Gox)은 몰딩부(MD) 둘러쌀 수 있다. 게이트 절연 패턴(Gox)은 절연 물질을 포함할 수 있다. 일 예로, 게이트 절연 패턴(Gox)은 산화물을 포함할 수 있다. 게이트 절연 패턴(Gox)은 제1 절연부(G1), 제2 절연부(G2) 및 제3 절연부(G3)를 포함할 수 있다. 제1 절연부(G1)는 층간 도전막(IL)과 연결될 수 있다. 제2 절연부(G2)는 워드라인(WL)과 연결될 수 있다. 제3 절연부(G3)는 상부 몰딩부(UMD)의 상면(UMD_U)과 연결될 수 있다. 제2 절연부(G2) 및 제3 절연부(G3)은 층간 도전막(IL)과 제3 방향(D3)으로 이격될 수 있다. 제3 절연부(G3)는 층간 도전막(IL)과 서로 이격될 수 있다. 제2 절연부(G2)는 제1 상면(G2_U1) 및 제2 상면(G2_U2)을 포함할 수 있다. 제2 절연부(G2)의 제1 상면(G2_U1)은 비트라인(BL)과 연결될 수 있다. 제2 절연부(G2)의 제2 상면(G2_U2)은 워드라인(WL)의 하면(WL_S)과 연결될 수 있다. 제1 절연부(G1)의 상면(G1_U)의 레벨은 제2 절연부(G2)의 제1 상면(G2_U1)의 레벨과 동일할 수 있다. 제2 절연부(G2)의 제1 상면(G2_U1)의 레벨은 제2 절연부(G2)의 제2 상면(G2_U2)의 레벨보다 높을 수 있다. 제2 절연부(G2)의 제2 상면(G2_U2)의 레벨은 제3 절연부(G3)의 상면(G3_U)의 레벨보다 낮을 수 있다. 제3 절연부(G3)의 상면(G3_U)의 레벨은 제1 절연부(G1)의 상면(G1_U)의 레벨보다 높을 수 있다. 제1 절연부(G1)의 하면(G1_S)의 레벨은 제2 절연부(G2)의 하면(G2_S)의 레벨보다 높을 수 있다. 제2 절연부(G2)의 하면(G2_S)의 레벨은 제3 절연부(G3)의 하면(G3_S)의 레벨보다 낮을 수 있다. 제3 절연부(G3)의 하면(G3_S)의 레벨은 제1 절연부(G1)의 하면(G1_S)의 레벨보다 높을 수 있다. 게이트 절연 패턴(Gox)은 절연 물질을 포함할 수 있다. 일 예로, 게이트 절연 패턴(Gox)은 산화물을 포함할 수 있다. 워드 라인(WL)이 게이트 절연 패턴(Gox) 상에 제공될 수 있다. 워드 라인(WL)의 하면(WL_S)은 제2 절연부(G2)의 제2 상면(G2_U2)과 연결될 수 있다. 워드 라인(WL)의 상면(WL_U)은 상부 절연막(30)과 연결될 수 있다. 워드 라인(WL)은 도전 물질을 포함할 수 있다. 워드 라인(WL)의 제3 방향(D3)으로의 길이는 몰딩부(MD)의 제3 방향(D3)으로의 길이보다 작을 수 있다. 워드 라인(WL)의 제3 방향(D3)으로의 길이는 게이트 절연 패턴(Gox)의 제1 절연부(G1)의 제3 방향(D3)으로의 길이보다 작을 수 있다. 게이트 절연 패턴(Gox)의 제1 절연부(G1)의 제3 방향(D3)으로의 길이는 몰딩부(MD)의 제3 방향(D3)으로의 길이보다 작을 수 있다. 워드 라인(WL)의 상면(WL_U)의 레벨은 상부 몰딩부(UMD)의 상면(UMD_U)의 레벨보다 낮을 수 있다. 워드 라인(WL)의 상면(WL_U)의 레벨은 제1 절연부(G1)의 상면(