Search

KR-20260061131-A - Neuromorphic Memory Device with Synaptic Weight Encoding via Nanopore Geometry

KR20260061131AKR 20260061131 AKR20260061131 AKR 20260061131AKR-20260061131-A

Abstract

본 발명은 복수의 워드라인(110)과 복수의 비트라인(120)이 교차하는 교차점에 메모리 셀(130)이 배치된 크로스바 어레이(100) 구조의 뉴로모픽 메모리 소자에 관한 것으로, 각 메모리 셀(130)의 스위칭층(133)이 양극 산화 알루미늄(AAO) 매트릭스(134) 내 나노포어(135)에 산화하프늄(HfO x )(136)이 충진된 구조를 가지며, 나노포어(135)의 수 및 직경이 시냅스 가중치에 따라 제조 시점에 결정된다. 단일 글로벌 SET 펄스(141)의 1회 인가로 전체 어레이의 컨덕턴스가 동시에 확정되며, 나노포어(135)가 없는 셀(130B)에서는 HfO x (136) 부재로 필라멘트 형성이 물리적으로 억제되어 스위칭 트랜지스터 없이 스닉 경로 문제가 해소된다. 가중치가 물리 구조에 의해 결정되므로 드리프트가 원천 방지되며, 포어 수 방식, 포어 직경 방식, 및 복합 방식을 통해 1.58비트(3진)부터 N비트까지 다양한 정밀도의 시냅스 가중치를 구현한다.

Inventors

  • 안범주

Assignees

  • 안범주

Dates

Publication Date
20260506
Application Date
20260415

Claims (1)

  1. 복수의 워드라인과복수의 비트라인이 교차하는 각 교차점에 배치된 복수의 메모리 셀을 포함하는 뉴로모픽 메모리 소자로서, 각 메모리 셀은, 상부 전극; 하부 전극; 및 상기 상부 전극과 상기 하부 전극 사이에 개재되며, 양극 산화 알루미늄(AAO) 매트릭스 내에 형성된 하나 이상의 나노포어 각각에 산화하프늄(HfO x )이 충진된 스위칭층;을 포함하고, 상기 복수의 메모리 셀 각각에서, 상기 나노포어의 수 및 상기 나노포어의직경 중 적어도 하나는 해당 셀에 할당된 시냅스 가중치 값에 따라 제조 시점에 결정되어 있으며, 상기 어레이 전체에 단일 글로벌 SET 펄스를 인가하는 것에 의하여, 각 메모리 셀의 전기 컨덕턴스가 해당 셀의 나노포어 수 및 나노포어 단면적 중 적어도 하나에 비례하는 값으로 동시에 확정되고, 상기 확정된 전기 컨덕턴스가신경망 연산에서의 시냅스 가중치를 나타내는 것을 특징으로 하는, 뉴로모픽 메모리 소자.

Description

나노포어 기하 구조에 의한 시냅스 가중치 인코딩 뉴로모픽 메모리 소자{ Neuromorphic Memory Device with Synaptic Weight Encoding via Nanopore Geometry} 본 발명은 뉴로모픽 컴퓨팅(neuromorphic computing) 분야에 관한 것으로서, 보다 구체적으로는 양극 산화 알루미늄(anodic aluminum oxide, AAO) 템플릿 내에 형성된 나노포어(nanopore)의 기하학적 구조, 즉 나노포어의 수 및 직경을 이용하여 신경망의 시냅스 가중치를 제조 시점에 구조적으로 인코딩하고, 단일 글로벌 SET 펄스의 1회 인가만으로 크로스바 어레이(crossbar array) 전체 셀의 가중치를 동시에 확정하는 뉴로모픽 메모리 소자에 관한 것이다. 인공 신경망(artificial neural network, ANN)은 이미지 인식, 자연어 처리, 자율 주행 및 추론 등 다양한 분야에서 급격히 활용 범위가 확대되고 있다. 그러나 종래의 폰 노이만(von Neumann) 구조 기반 디지털 컴퓨터에서 신경망 추론 연산을 수행하는 경우, 가중치 행렬을 저장하는 메모리와 연산을 수행하는 프로세서 사이의 반복적인 데이터 전송이 에너지 소비 및 지연 시간의 병목(bottleneck)으로 작용하는 이른바 메모리 장벽(memory wall) 문제가 심각하게 대두된다. 이를 극복하기 위하여, 시냅스 가중치를 아날로그 저항 소자에 저장하고 크로스바 어레이 구조에서 옴의 법칙과 키르히호프의 전류 법칙을 이용하여 행렬-벡터 곱셈(matrix-vector multiplication, VMM)을 물리적으로 수행하는 인-메모리 컴퓨팅(in-memory computing) 패러다임이 광범위하게 연구되고 있다. 저항 변화 메모리(resistive random-access memory, ReRAM)는 인-메모리 컴퓨팅 구현에 가장 유력한 후보 소자 중 하나로서, 스위칭층 내부에 형성되는 전도성 필라멘트(conductive filament)의 생성 및 소멸에 따른 저항 변화를 통하여 고저항 상태(HRS)와 저저항 상태(LRS) 사이를 전환함으로써 시냅스 가중치를 표현한다. 특히 산화하프늄(HfOx)을 스위칭 재료로 사용하는 HfOx 기반 ReRAM은 CMOS 공정과의 우수한 호환성, 낮은 동작 전압, 빠른 스위칭 속도, 소형화 가능성 등의 장점으로 인하여 뉴로모픽 하드웨어의 핵심 소자로 주목받고 있다. HfOx ReRAM에서 전도성 필라멘트는 HfO2 절연 매트릭스 내에서 산소 이온이 외부 전기장에 의하여 격자로부터 이탈하고, 그 자리에 산소 공공(oxygen vacancy, VO)이 생성되면서 VO 사슬이 상부 전극과 하부 전극을 잇는 전도 경로를 형성하는 원리로 작동한다. 그러나 종래의 평판형(planar) HfOx ReRAM은 필라멘트 형성 위치의 확률론적 특성(stochastic nature)이라는 근본적 한계를 안고 있다. HfOx 박막 전체 면적에 전기장이 인가되므로, 전도성 필라멘트가 핵 생성되는 위치, 직경 및 형상은 전기장의 국소적 불균일성, 계면 결함의 공간적 분포, 산소 공공의 초기 농도 구배 등 통계적으로 분산된 물리적 요인들에 의하여 결정된다. 이로 인하여 동일한 전압 펄스를 인가하더라도 셀마다 상이한 컨덕턴스 값이 형성되고, 프로그래밍 사이클이 반복됨에 따라 Vset 및 Vreset의 분포가 넓어지는 소자 간 및 사이클 간 변동성 문제가 발생하여, 신경망 추론 정밀도를 직접적으로 저하시키고 멀티레벨셀(MLC) 구현을 어렵게 만든다. 크로스바 어레이에서 ReRAM 소자를 동작시키는 경우, 스닉 경로(sneak path) 문제가 추가로 발생한다. 크로스바 어레이에서 특정 교차점 셀에 프로그래밍 전압을 인가하면, 선택되지 않은 인접 셀들을 통한 우회 전류 경로가 필연적으로 형성되어 목표 셀에 인가되는 실효 전압이 설계값으로부터 편향된다. 이로 인하여 원하는 컨덕턴스 값을 정확하게 기록하기 어렵고, 비선택 셀의 저항 상태가 의도치 않게 변화하는 디스터브(disturb) 문제도 발생한다. 이를 해결하기 위하여 셀마다 선택 트랜지스터를 추가하는 1T1R(one-transistor one-resistor) 구조가 채택되고 있으나, MOSFET 트랜지스터의 평면 면적이 ReRAM 셀보다 수 배 이상 크므로 어레이의 집적도가 심각하게 제한된다. 또한, 기존의 전기적 프로그래밍 방식에서는 전도성 필라멘트를 구성하는 산소 공공이 열에 의하여 재배치되면서 컨덕턴스가 점진적으로 변화하는 드리프트(drift) 현상이 발생한다. 이 드리프트는 추론 연산 중 가중치의 정밀도를 저하시켜 신경망의 출력 정확도를 시간에 따라 열화시킨다. 현재 HfOx ReRAM의 드리프트 계수는 10-3 내지 10-2 범위에 있어, 주기적인 가중치 재기록(refresh)이 필요한 실정이다. 한편, Microsoft Research에서 제안한 BitNet b1.58 아키텍처를 비롯한 3진 양자화(ternary quantization) 기반 신경망은 각 시냅스 가중치를 {-1, 0, +1}의 세 값 중 하나로 표현함으로써, 연산량 및 메모리 점유량을 대폭 절감하면서도 전정밀도 모델과 유사한 추론 정밀도를 유지할 수 있음을 보였다. 이와 같은 경량 양자화 신경망의 등장은 하드웨어 수준에서 3진 또는 소수의 이산 레벨만으로 시냅스 가중치를 구현하는 뉴로모픽 소자의 현실적 필요성을 크게 부각시켰다. 필라멘트 형성의 무작위성을 억제하기 위한 방법으로, 양극 산화 알루미늄(AAO) 템플릿을 이용하여 나노포어 구조를 형성하고 그 내부에 산화하프늄을 가두는 방법이 제안된 바 있다. 포어 직경이 10 nm 이하인 나노포어 내부에 산화하프늄을 한정함으로써, 전도성 필라멘트 핵 생성 위치의 자유도가 제거되어 스위칭 전압 분포가 현저하게 좁아지고 사이클 내구성이 향상됨이 보고되었다. 그러나 이와 같은 선행 기술에서는 가중치 인코딩을 위하여 여전히 각 셀에 대한 개별적 전기적 프로그래밍이 필요하여, 스닉 경로 문제, 드리프트 문제, 및 회로 복잡도 문제가 해결되지 않은 채로 남아 있었다. 따라서, 개별 전기적 프로그래밍없이 제조 시점에 구조적으로 가중치를 확정할 수 있고, 스위칭 트랜지스터 없이 스닉 경로 문제를 원천 해소하며, 드리프트에 의한 가중치 열화가 발생하지 않는 새로운 구조의 뉴로모픽 메모리 소자에 대한 필요성이 존재한다. 도 1: AAO 나노포어 한정HfOx ReRAM 단일 메모리 셀(130)의 수직 단면 모식도로서, 상부 전극(131), 스위칭층(133), AAO 매트릭스(134), 나노포어(135), HfOx 충진층(136), 전도성 필라멘트(137), 및 하부 전극(132)을 도시한다. 도 2: TiN 하부 전극(132a) 및 W 상부 전극(131a)에서 글로벌 SET 펄스(141) 인가 시 산소 공공(138) 생성 및 전도성 필라멘트(137) 성장 방향을 나타내는 단면 모식도이다. 도 3: 글로벌 SET 펄스(141) 인가 전후 나노포어 유무에 따른 필라멘트 형성/비형성 비교 단면도로서, 나노포어(135)가 있는 셀(130A)과 없는 셀(130B)을 비교하여 도시한다. 도 4: 트랜지스터 없는 크로스바 어레이(100) 전체 구조 모식도로서, 워드라인(110), 비트라인(120), 메모리 셀(130) 및 글로벌 SET 펄스 인가 회로(140)를 도시한다. 도 5: 기준 비트라인(160), 기준 셀(161) 및 차동 전류 감산 회로(162)의 구성을 나타내는 회로 모식도이다. 도 6: 수직 적층 크로스바 어레이 구조의 단면 모식도로서, 제1 크로스바 어레이 층(172), 제2 크로스바 어레이 층(173), 층간 인터페이스 회로(170) 및 활성화 함수 회로(171)를 도시한다. 도 7: 나노포어 수(0, 1, 2, 3개)에 따른 단면 구조 및 컨덕턴스 레벨 {0, G0, 2G0, 3G0} 대응도이다. 도 8: 이진 가중 셀 그룹(N=3) 구조도로서, 셀(130_1, 130_2, 130_3) 각각의 나노포어 수 1, 2, 4개 및 등가 컨덕턴스 합산 방식을 도시한다. 도 9: 나노포어 직경(d₁<d₂<d₃)에 따른 단면 구조, 필라멘트 단면적 차이 및 컨덕턴스 레벨 {G₁, G₂, G₃} 비교도이다. 도 10: 포어 직경과 컨덕턴스의비선형 관계(G∝d²) 및 균등 컨덕턴스 레벨 간격(ΔG)을 만족하는 직경 설정값 분포를 나타내는 그래프이다. 도 11: 포어 유무 및 직경 조합 3단계 구성 단면 비교도로서, 제1 구성(포어 없음, G=0), 제2 구성(직경 d₁, G₁), 제3 구성(직경 d₂, G₂)을 도시한다. 도 12: 포어 수(P)×포어 직경(Q) 조합 컨덕턴스 레벨 매트릭스로서, n×G_q 값의 (P×Q)+1개 레벨 분포를 도시한다. 도 13: 차동 셀 쌍(150) 기반 3진 가중치 구현 구조도로서, 제1 셀(151), 제2 셀(152), 제1 비트라인(153), 제2 비트라인(154) 및 3가지 나노포어 구성을 도시한다. 도 14: 단일 셀 기반 1.58비트 구현 3종 비교도로서, 포어 개수 방식(0/1/2개), 포어 직경 방식(d₁/d₂/d₃), 포어 유무+직경 조합 방식을 나란히 도시한다. 도 15: 차동 셀 쌍 기반 2.81비트 구현 구조도로서, 제1 셀(151)과 제2 셀(152) 각각의 포어 수 0~3개에 따른 7단계 컨덕턴스 차 분포를 도시한다. 도 16: VMM 아날로그 연산 동작 원리도로서, 워드라인(110)에 인가되는 입력 전압 벡터, 비트라인(120)에서 합산되는 전류, 및 VMM 연산 회로(190)를 도시한다. 도 17: 포어 구성별 글로벌 SET 펄스(141) 응답 특성을 나타내는 컨덕턴스-시간 그래프이다. 도 18: 블록 공중합체 자기조립(BCP) 템플릿(181) 및 전자빔 리소그래피(EBL) 패턴(182)을 이용한 나노포어 패터닝 공정 흐름도이다. 도 19: 국소 양극산화 전압 및 시간 제어에 의한 셀별 나노포어 직경 설정 공정의 단면 모식도이다. 도 20: 소프트웨어 학습→가중치 양자화→포어 패턴 마스크(180) 컴파일→제조→글로벌 SET→추론에 이르는 전체 워크플로 흐름도이다. 제1 실시예: 기본 소자 구조 도 1 및 도 4를 참조하면, 본 발명의