KR-20260061132-A - Silicon Quantum Dot-Based Quantum Information Processing Device Having HfO₂ Passivation Layer and Silicon-Based Quantum Processor Comprising the Same

Abstract

본 발명은 적어도 하나의 전하 캐리어(112)를 가두어 큐비트를 형성하는 실리콘 양자점(110) 및 상기 실리콘 양자점(110)의 표면에 원자층 증착법(ALD)에 의해 형성되어 표면 결함(Dangling Bond)에 의한 전하 노이즈(Charge Noise)를 근본적으로 차단하고 결맞음 시간(Coherence Time, T₂)을 연장시키는 HfO₂ 패시베이션층(120)을 포함하는 양자 정보 처리 소자(100), 및 상기 소자(100)를 복수 개 배열한 큐비트 어레이(200)와 제어 회로(300)를 포함하는 실리콘 기반 양자 프로세서를 개시한다. HfO₂ 패시베이션층(120)은Hf-O-Si 결합으로 댕글링 본드를 화학적으로종결하여 계면 트랩 밀도(Dit)를 저감하고, 고유전율(κ ? 20~25) 특성으로 게이트 정전기적 제어력을 강화하며, 극저온 환경에서도 비정질 구조의 안정성을 유지함으로써, 큐비트의 결맞음 시간을 현저히 연장하고 양자 게이트 연산의 충실도를 향상시킨다.

Inventors

• 안범주

Assignees

• 안범주

Dates

Publication Date

20260506

Application Date

20260415

Claims (1)

1. 적어도 하나의 전하 캐리어(Charge Carrier)를 가두어 큐비트(Qubit)를 형성하는 실리콘 양자점(Silicon Quantum Dot); 및 상기 실리콘 양자점의 표면에 형성되어 표면 결함(Dangling Bond)에 의한 전하 노이즈(Charge Noise)를 차단함으로써 상기 큐비트의 결맞음 시간(Coherence Time)을 연장시키는 HfO₂ 패시베이션(Passivation)층을 포함하는 것을 특징으로 하는 양자 정보 처리 소자.

Description

HfO₂ 패시베이션층을 구비한 실리콘 양자점 기반 양자 정보 처리 소자 및 이를 포함하는 실리콘 기반 양자 프로세서{Silicon Quantum Dot-Based Quantum Information Processing Device Having HfO₂ Passivation Layer and Silicon-Based Quantum Processor Comprising the Same} 본 발명은 양자 정보 처리 소자에 관한 것으로서, 보다 구체적으로는 전하 캐리어(Charge Carrier)를 나노 스케일로 구속하여 큐비트(Qubit)를 형성하는 실리콘 양자점(Silicon Quantum Dot, SiQD)(110)의 표면에 HfO₂ 패시베이션(Passivation)층(120)을 원자층 증착법(Atomic Layer Deposition, ALD)으로 형성함으로써, 표면 결함(Dangling Bond)으로 인한 전하 노이즈(Charge Noise)를 근본적으로 차단하고 큐비트의 결맞음 시간(Coherence Time, T₂)을 현저히 연장시킨 양자 정보 처리 소자(100) 및 이를 복수 개 배열한 실리콘 기반 양자 프로세서에 관한 것이다. 양자 컴퓨터(Quantum Computer)는 양자 역학의 중첩(Superposition) 및 얽힘(Entanglement) 원리를 이용하여 고전적인 비트(bit) 연산으로는 다항식 시간 이내에 풀기 불가능한 문제들을 효율적으로 해결할 수 있는 차세대 연산 플랫폼이다. 이러한 양자 컴퓨터의 기본 연산 단위는 큐비트(Qubit)로, 큐비트는 |0>과 |1>의 중첩 상태를 유지하며 연산을 수행한다. 큐비트를 물리적으로 구현하는 방식에는 초전도 트랜스몬(Transmon), 이온 트랩(Ion Trap), 위상 큐비트(Topological Qubit), 그리고 반도체 양자점(Quantum Dot) 기반 스핀 큐비트(Spin Qubit) 등 다양한 방식이 존재한다. 그 중에서도 실리콘 양자점(Silicon Quantum Dot)(110)을 이용한 반도체 스핀 큐비트 방식은 기존CMOS(Complementary Metal-Oxide-Semiconductor) 반도체 공정과의 호환성이 높아 대규모 집적화(Scalability) 측면에서 유리하며, 핵 스핀 잡음(Nuclear Spin Noise)이 낮고 스핀-궤도 상호작용(Spin-Orbit Interaction)이 약한 실리콘 재료의 특성 덕분에 원리적으로 매우 긴 결맞음 시간(T₂)을 얻을 수 있다는 장점을 갖는다. 특히 동위원소 정제된 28Si 기판을 사용하는 경우, 핵 스핀으로 인한 탈위상(Dephasing)을 극적으로 감소시킬 수 있어, 실리콘 스핀 큐비트는 현재 가장 유망한 양자 컴퓨팅 플랫폼 중 하나로 각광받고 있다. 그러나 실리콘 양자점 큐비트가 갖는 구조적 본질 때문에 여전히 해결이 난망한 핵심 기술적 과제가 존재한다. 실리콘 양자점(110)은 나노미터(nm) 규모의 실리콘 코어(Silicon Core)(111)를 전기적 게이트 전극(130)으로 구속하여 형성하는데, 이 경우 실리콘 코어(111)의 표면, 즉 실리콘 원자들이 격자 구조를 이루지 못하고 불완전하게 종결된 면에는 전기적으로 활성인 표면 결함, 즉 댕글링 본드(Dangling Bond)가 필연적으로 발생한다. 이 댕글링 본드는 Si-SiO₂ 계면 또는 Si와 다른 유전체 재료의 계면에서 특히 높은 밀도로 형성되며, 수 eV 에너지 범위의 트랩 준위(Trap Level)를 에너지 갭 내에 생성한다. 이 트랩 준위에 포획된 전하(Trapped Charge)가 열적 또는 전기적 자극에 의해 무작위적으로 포획-방출(Capture-Emission) 전이를 반복하면, 큐비트 주변의 국소 전기장이 불규칙하게 요동치는 전하 노이즈(Charge Noise)가 발생한다. 이 전하 노이즈는 스핀 큐비트의 에너지 준위를 섭동하고, 큐비트의 위상(Phase)을 무작위적으로 흐트러뜨리는 탈위상(Dephasing) 현상을 야기한다. 결과적으로 전하 노이즈는 큐비트가 양자 정보를 안정적으로 유지할 수 있는 시간, 즉 결맞음 시간(T₂)을 심각하게 단축시키며, 양자 게이트 연산의 충실도(Fidelity)를 저하시키는 직접적 원인이 된다. 종래 기술에서는 실리콘 양자점의 전하 노이즈 문제를 완화하기 위한 다양한 접근법이 시도되었다. 첫째, 실리콘 양자점을 Si/SiGe 이종 접합(Heterostructure) 내의 양자 우물(Quantum Well) 구조 속에 형성함으로써, 전하 캐리어(112)가 계면 결함으로부터 물리적으로 격리된 2차원 전자 가스(2DEG) 환경에서 스핀 큐비트를 동작시키는 방법이 제안되었다. 그러나 이 방법은 SiGe 합금 계면에서의 Ge 댕글링 본드 문제가 새롭게 대두되며, SiGe 에피택시 성장 공정의 복잡성 및 비용 문제가 수반된다. 둘째, 다이나믹 디커플링(Dynamic Decoupling) 펄스 시퀀스를 적용하여 저주파 전하 노이즈의 영향을 소프트웨어적으로 완화하는 방법이 제안되었으나, 이는 큐비트 제어를 위한 추가적인 마이크로웨이브 펄스 오버헤드(Overhead)를 유발하고, 연산 중에는 노이즈 보호 효과가 감소하는 근본적인 한계가 있다. 셋째, SiO₂ 게이트 산화막의 질을 극도로 향상시키거나, Al₂O₃ 등 다른 고유전율 유전체를 사용하는 게이트 스택(Gate Stack) 최적화 접근법도 연구되었으나, Al₂O₃는 실리콘 표면에 강한 음의 고정 전하(Negative Fixed Charge)를 유도하여 계면 특성을 오히려 불안정하게 만들고, SiO₂는 유전율이 낮아 정전기적 제어력이 부족한 문제가 있다. 따라서, 종래 기술들은 댕글링 본드에 의한 전하 노이즈를 그 발생 근원에서 물질적으로 차단하는 근본적인 해결책을 제시하지 못하고 있다. 나아가, HfO₂를 실리콘 양자점의 표면 패시베이션 재료로 의도적으로 선택하여, 전하 노이즈를 원천적으로 억제하고 결맞음 시간을 실질적으로 연장한다는 발상은 종래 기술에서 개시된 바 없다. 도 1은 본 발명의 일 실시예에 따른 양자 정보 처리 소자(100)의 단면 구조도로서, 실리콘 기판(141), 절연층(142), 실리콘 양자점(110), HfO₂ 패시베이션층(120), 게이트 전극(130), 소스 전극(150) 및 드레인 전극(160)의 배치 관계를 나타낸 도면이다. 도 2는 본 발명의 일 실시예에 따른 HfO₂ 패시베이션층(120)에 의한 전하 노이즈 차단 메커니즘 모식도로서, 실리콘 코어(111) 표면의 댕글링 본드가 HfO₂ 패시베이션층(120)에 의해 화학적으로 종결됨으로써 무작위 전하 도약(Random Charge Hopping)이 억제되는 원리를 나타낸 도면이다. 도 3은 본 발명의 일 실시예에 따른 실리콘 양자점(110)의크기에 따른 에너지 준위 분리 다이어그램으로서, 양자 구속 효과(Quantum Confinement Effect)에 의해 연속적인 에너지 띠(Band)가 불연속적인 이산 에너지 준위(Discrete Energy Level)로 분리되어 전하 캐리어(112)가 구속되는 원리를 나타낸 도면이다. 도 4는 본 발명의 일 실시예에 따른 원자층 증착법(ALD)에의한 HfO₂ 패시베이션층(120) 형성 공정도로서, 선구체(Precursor) 주입, 퍼지(Purge), 반응 기체(Reactant) 주입의 단계별 ALD 반응 사이클을 나타낸 도면이다. 도 5는 본 발명의 일 실시예에 따른 HfO₂ 패시베이션층(120) 적용 유무에 따른 결맞음 시간(T₂) 비교 그래프로서, 패시베이션층(120) 적용 시 결맞음 시간이 현저히 연장됨을 보여주는 도면이다. 도 6은 본 발명의 일 실시예에 따른 2차원 큐비트 어레이(200)의 평면도로서, 복수의 양자 정보 처리 소자(100)가 규칙적으로 배열되어 양자 얽힘 연결부(220)를 통해 상호 연결된 구조를 나타낸 도면이다. 도 7은 본 발명의 일 실시예에 따른 실리콘 기반 양자 프로세서의 통합 구조도로서, 큐비트 어레이(200), 제어 회로(300), 양자 게이트 제어부(310) 및 읽기 회로(320)의 적층 배치 관계를 나타낸 도면이다. 도 8은 본 발명의 일 실시예에 따른 온도 변화에 따른 양자 상태 안정성 분석도로서, 극저온 환경에서 HfO₂ 패시베이션층(120)이 실리콘 양자점(110)의계면 특성과 큐비트 결맞음 시간(T₂)을 안정적으로 유지하는 특성을 나타낸 도면이다. 이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라, 서로 다른 다양한 형태로 구현될 수 있다. 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. ─ 제1 실시예: 단일 실리콘 양자점 기반 양자 정보 처리 소자(100) ─ 본 발명의 제1 실시예에 따른 양자 정보 처리 소자(100)는 도 1에 도시된 바와 같이, 실리콘 기판(141), 절연층(142), 실리콘 양자점(110), HfO₂ 패시베이션층(120), 게이트 전극(130), 소스 전극(150), 드레인 전극(160), 및 채널 영역(170)을 포함하여 구성된다. 실리콘 기판(141)은 본 발명의 양자 정보 처리 소자(100)의 최하층 지지 구조체로서, 양자 컴퓨팅 응용에서는 핵 스핀에 의한 탈위상(Dephasing) 노이즈를 억제하기 위하여 28Si 동위원소로 정제된 단결정 실리콘 기판을 사용하는 것이 바람직하다. 자연 실리콘은 스핀-1/2 핵을 갖는 29Si 동위원소를 약 4.7% 함유하고 있어, 전자 스핀 큐비트의 위상 결맞음을 방해하는 핵 자기장 잡음(Hyperfine Magnetic Noise)을 유발한다. 이에 반해, 28Si 동위원소의 함량을 99.9% 이상으로 정제한 실리콘 기판(141)을 사용하면 핵 스핀에 의한 결맞음 제한 요인을 제거하여, HfO₂ 패시베이션층(120)에 의한 전하 노이즈 억제 효과와의 시너지를 통해 극대화된 결맞음 시간(T₂)을 얻을 수 있다. 실리콘 기판(141)의 면방향(Surface Orientation)은 (100) 방향을 사용함으로써 Si/SiO₂ 계면에서