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KR-20260061164-A - 낮은 에너지 및 소형 폼 팩터 패키지

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Abstract

제1 기판(540) 및 제2 기판(520)를 포함할 수 있는 패키지들이 개시되며, 제1 칩(510) 및 제2 칩(506)은 제1 기판(540)과 제2 기판(520) 사이에 있다. 제1 칩은 로직 칩일 수 있고, 제2 칩은 PNM(processing near memory) 칩일 수 있다. 제1 칩의 활성 측은 제1 기판을 향할 수 있고, 제2 칩의 활성 측은 제2 기판을 향할 수 있다. 제1 칩은 제1 몰드에 의해 캡슐화될 수 있고, 제2 칩은 제2 몰드에 의해 캡슐화될 수 있다. 제1 몰드(517) 및/또는 제2 몰드(567)는 열 전도성일 수 있다. 제3 칩(530)(예컨대, 메모리)은 제2 칩에 대향하는 제2 기판 상에 있을 수 있다. 제2 기판은 제2 및 제3 칩들의 활성 측들을 연결시키는 매우 짧은 수직 연결들(521)을 포함할 수 있다.

Inventors

  • 바다로글루, 무스타파
  • 왕, 종저
  • 강, 우 택
  • 치담바람, 페리안난

Assignees

  • 퀄컴 인코포레이티드

Dates

Publication Date
20260506
Application Date
20240826
Priority Date
20230912

Claims (20)

  1. 패키지로서, 제1 기판 및 상기 제1 기판 위의 제2 기판; 상기 제1 기판의 상부 표면 상에 있고 상기 제2 기판 아래에 있는 제1 칩 - 상기 제1 칩의 활성 측 상의 제1 범프들은 상기 제1 기판을 향하고, 상기 제1 기판에 전기적으로 커플링되고, 상기 제1 범프들은 상기 제1 칩으로 그리고/또는 상기 제1 칩으로부터 신호들을 반송하도록 구성됨 -; 상기 제2 기판의 하부 표면 상에 있고 상기 제1 칩 위에 있는 제2 칩 - 상기 제2 칩의 활성 측 상의 제2 범프들은 상기 제2 기판을 향하고, 상기 제2 기판에 전기적으로 커플링되고, 상기 제2 범프들은 상기 제2 칩으로 그리고/또는 상기 제2 칩으로부터 신호들을 반송하도록 구성됨 -; 상기 제1 기판의 상기 상부 표면 상에 있고 상기 제2 기판 아래에 있는 제1 몰드 - 상기 제1 몰드는 상기 제1 칩의 측부 표면들 및 비활성 측 표면을 적어도 부분적으로 캡슐화함 -; 및 상기 제2 기판의 상기 하부 표면 상에 있고 상기 제1 몰드 위에 있는 제2 몰드 - 상기 제2 몰드는 상기 제2 칩의 측부 표면들 및 비활성 측 표면을 적어도 부분적으로 캡슐화함 - 를 포함하며, 상기 제1 칩 및 상기 제2 칩은 적어도 부분적으로 서로 수직으로 정렬되는, 패키지.
  2. 제1항에 있어서, 상기 제2 기판의 상부 표면 상의 제3 칩 - 상기 제3 칩의 활성 측 상의 제3 범프들은 상기 제2 기판 내의 하나 이상의 신호 연결들을 통해 상기 제2 칩을 향하고, 상기 제2 칩에 전기적으로 커플링되고, 상기 제3 범프들은 상기 제3 칩으로 그리고/또는 상기 제3 칩으로부터 신호들을 반송하도록 구성됨 -; 및 상기 제2 기판의 상기 상부 표면 상의 제3 몰드 - 상기 제3 몰드는 상기 제3 칩의 측부 표면들 및 비활성 측 표면을 적어도 부분적으로 캡슐화함 - 를 더 포함하는, 패키지.
  3. 제2항에 있어서, 상기 제1 칩은 로직 칩이고, 상기 제2 칩은 PNM(processing near memory) 칩이고, 상기 제3 칩은 메모리 칩이거나, 또는 이들의 임의의 조합인, 패키지.
  4. 제3항에 있어서, 상기 메모리 칩은 DRAM(dynamic random-access memory) 칩인, 패키지.
  5. 제2항에 있어서, 인접한 제2 범프들 사이 및 인접한 제3 범프들 사이의 피치들은 1 μm 미만이고, 하나 이상의 제2 범프들은 상기 제2 기판 내의 대응하는 하나 이상의 수직 신호 연결들을 통해 하나 이상의 제3 범프들에 수직으로 연결되고, 그리고 상기 제2 칩은 상기 하나 이상의 수직 신호 연결들을 통해 상기 제3 칩에 액세스하도록 구성되는, 패키지.
  6. 제5항에 있어서, 상기 제2 칩은 PNM(processing near memory) 칩이고, 상기 제3 칩은 메모리 칩이고, 그리고 상기 PNM 칩은 상기 제2 기판 내의 상기 하나 이상의 수직 신호 연결들을 통해 상기 메모리 칩의 MBIST(memory built-in self-test)를 수행하도록 구성되는, 패키지.
  7. 제6항에 있어서, 상기 제1 칩은 로직 칩이고, 상기 패키지는 상기 제2 기판 내에 하나 이상의 TFT(thin film transistor)들을 더 포함하고, 상기 하나 이상의 TFT들 중 적어도 하나의 TFT는 상기 제1 기판과 상기 제2 기판 사이의 전기 연결을 스위칭 온/오프하도록 구성되고, 그리고 상기 PNM 칩이 상기 메모리 칩에 액세스하고 있을 때, 상기 메모리 칩으로부터 상기 로직 칩으로의 중복 스위칭(redundant switching)을 차단(cutoff)하기 위해 상기 하나 이상의 TFT들을 제어하도록 구성되는, 패키지.
  8. 제5항에 있어서, 상기 제2 기판의 두께는 70 μm 이하인, 패키지.
  9. 제1항에 있어서, 상기 제1 몰드 및 상기 제2 몰드 내의 상기 제1 기판과 상기 제2 기판 사이의 하나 이상의 TMV(through-mold via)들을 더 포함하며, 상기 하나 이상의 TMV들은 상기 제1 기판 및 상기 제2 기판을 서로 전기적으로 커플링시키는, 패키지.
  10. 제9항에 있어서, 상기 제2 기판 내에 하나 이상의 TFT(thin film transistor)들을 더 포함하며, 상기 하나 이상의 TFT들 중 적어도 하나의 TFT는 적어도 하나의 TMV를 통해 상기 제1 기판과 상기 제2 기판 사이의 전기 연결을 스위칭 온/오프하도록 구성되는, 패키지.
  11. 제10항에 있어서, 상기 적어도 하나의 TFT의 동작은 상기 제2 칩의 제어 하에 있는, 패키지.
  12. 제1항에 있어서, 상기 제2 기판은 코어리스(coreless) 기판인, 패키지.
  13. 제1항에 있어서, 상기 제1 몰드 및 상기 제2 몰드는 서로 접촉하는 별개의 몰드들인, 패키지.
  14. 제1항에 있어서, 상기 제1 몰드의 열 전도율은 1 W/m-K 이상이고, 상기 제2 몰드의 열 전도율은 1 W/m-K 이상이거나, 또는 둘 모두인, 패키지.
  15. 제1항에 있어서, 상기 패키지는 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인 휴대 정보 단말, 고정 위치 단말, 태블릿 컴퓨터, 컴퓨터, 웨어러블 디바이스, IoT(Internet of Things) 디바이스, 랩톱 컴퓨터, 서버, 및 자동차 차량 내의 디바이스로 구성된 그룹으로부터 선택된 장치에 통합되는, 패키지.
  16. 패키지를 제작하는 방법으로서, 제1 기판 및 상기 제1 기판 위의 제2 기판을 제공하는 단계; 상기 제1 기판의 상부 표면 상에 그리고 상기 제2 기판 아래에 제1 칩을 제공하는 단계 - 상기 제1 칩의 활성 측 상의 제1 범프들은 상기 제1 기판을 향하고, 상기 제1 기판에 전기적으로 커플링되고, 상기 제1 범프들은 상기 제1 칩으로 그리고/또는 상기 제1 칩으로부터 신호들을 반송하도록 구성됨 -; 상기 제2 기판의 하부 표면 상에 그리고 상기 제1 칩 위에 제2 칩을 제공하는 단계 - 상기 제2 칩의 활성 측 상의 제2 범프들은 상기 제2 기판을 향하고, 상기 제2 기판에 전기적으로 커플링되고, 상기 제2 범프들은 상기 제2 칩으로 그리고/또는 상기 제2 칩으로부터 신호들을 반송하도록 구성됨 -; 상기 제1 기판의 상기 상부 표면 상에 그리고 상기 제2 기판 아래에 제1 몰드를 형성하는 단계 - 상기 제1 몰드는 상기 제1 칩의 측부 표면들 및 비활성 측 표면을 적어도 부분적으로 캡슐화함 -; 및 상기 제2 기판의 상기 하부 표면 상에 그리고 상기 제1 몰드 위에 제2 몰드를 형성하는 단계 - 상기 제2 몰드는 상기 제2 칩의 측부 표면들 및 비활성 측 표면을 적어도 부분적으로 캡슐화함 - 를 포함하며, 상기 제1 칩 및 상기 제2 칩은 적어도 부분적으로 서로 수직으로 정렬되는, 패키지를 제작하는 방법.
  17. 제16항에 있어서, 상기 제2 기판의 상부 표면 상에 제3 칩을 제공하는 단계 - 상기 제3 칩의 활성 측 상의 제3 범프들은 상기 제2 기판 내의 하나 이상의 신호 연결들을 통해 상기 제2 칩을 향하고, 상기 제2 칩에 전기적으로 커플링되고, 상기 제3 범프들은 상기 제3 칩으로 그리고/또는 상기 제3 칩으로부터 신호들을 반송하도록 구성됨 -; 및 상기 제2 기판의 상기 상부 표면 상에 제3 몰드를 형성하는 단계 - 상기 제3 몰드는 상기 제3 칩의 측부 표면들 및 비활성 측 표면을 적어도 부분적으로 캡슐화함 - 를 더 포함하는, 패키지를 제작하는 방법.
  18. 제17항에 있어서, 상기 제1 칩은 로직 칩이고, 상기 제2 칩은 PNM(processing near memory) 칩이고, 상기 제3 칩은 메모리 칩이거나, 또는 이들의 임의의 조합인, 패키지를 제작하는 방법.
  19. 제18항에 있어서, 상기 메모리 칩은 DRAM(dynamic random-access memory) 칩인, 패키지를 제작하는 방법.
  20. 제17항에 있어서, 상기 제1 칩을 제공하는 단계, 상기 제2 칩을 제공하는 단계, 상기 제1 몰드를 형성하는 단계, 상기 제2 몰드를 형성하는 단계, 상기 제3 칩을 제공하는 단계, 및 상기 제3 몰드를 형성하는 단계는, 상기 제3 칩의 상기 측부 표면들 및 상기 비활성 측 표면을 적어도 부분적으로 캡슐화하는 상기 제3 몰드를 형성하기 위해 제2 기판의 상기 상부 표면 및 상기 제3 칩을 오버몰딩하는 단계 - 상기 제3 칩의 상기 제3 범프들은 상기 제2 기판의 상기 상부 표면과 전기 접촉함 -; 상기 제2 기판의 상기 하부 표면 상에 상기 제2 칩을 본딩(bond)하는 단계 - 상기 제2 칩의 상기 제2 범프들은 상기 제2 기판의 상기 하부 표면과 전기 접촉함 -; 상기 제2 칩의 상기 측부 표면들 및 상기 비활성 측 표면을 적어도 부분적으로 캡슐화하는 상기 제2 몰드를 형성하기 위해 상기 제2 기판의 상기 하부 표면 및 상기 제2 칩을 오버몰딩하는 단계; 상기 제2 칩의 상기 측부 표면들 및 상기 비활성 측 표면을 적어도 부분적으로 캡슐화하는 상기 제1 몰드를 형성하기 위해 상기 제1 칩을 오버몰딩하는 단계; 상기 제1 칩의 상기 비활성 측 표면이 상기 제2 칩의 상기 비활성 측 표면을 향하도록 상기 제1 몰드를 상기 제2 몰드 상에 배치하는 단계; 및 상기 제1 칩의 상기 제1 범프들이 상기 제1 기판의 상기 상부 표면과 전기 접촉하도록 상기 제1 기판을 상기 제1 칩 상에 배치하는 단계를 포함하는, 패키지를 제작하는 방법.

Description

낮은 에너지 및 소형 폼 팩터 패키지 본 개시내용은 일반적으로 반도체 디바이스들에 관한 것이고, 배타적이지 않고 더 상세하게, 낮은 에너지 및 소형 폼 팩터 패키지, 이를테면 낮은 에너지 및 소형 폼 팩터 패키지(예컨대, 모바일 프로세서들에 대한) 프로세싱 니어 메모리 가속기(processing near memory accelerator) 및 그의 제작 기법들에 관한 것이다. IC(integrated circuit) 기술은 능동 컴포넌트들의 소형화를 통해 컴퓨팅 전력을 향상시키는 데 큰 진전을 달성했다. 그러나, 특정 애플리케이션들의 경우, 메모리 벽이 존재한다. 즉, ChatGPT와 같은 대규모 AI(artificial intelligence) 작업로드들을 위한 고용량 고대역폭(BW) 메모리에 대한 솔루션이 존재하지 않는다. HBM(high bandwidth memory)이 어느 정도 사용될 수 있다. 유감스럽게도, 그들은 비용이 많이 들고, 인터포저 상의 측방향 라우팅으로 인해 비트당 높은 에너지를 갖는다. 또한, 그들은 컴퓨트 칩렛(compute chiplet)과의 나란한 배치로 인해, 증가된 폼 팩터를 갖는다. 따라서, 본 명세서에서 제공되는 방법들, 시스템 및 장치를 포함하는, 종래의 디바이스들의 결함들을 극복하는 시스템들, 장치, 및 방법들에 대한 필요성이 존재한다. 다음은 본 명세서에 개시된 장치 및 방법들과 연관된 하나 이상의 양상들 및/또는 예들에 관련되는 간략화된 요약을 제시한다. 그러므로, 다음의 요약은 모든 고려된 양상들 및/또는 예들에 관련된 포괄적인 개관으로 고려되지 않아야 하고, 다음의 요약은 모든 고려된 양상들 및/또는 예들에 관련된 핵심 또는 중요 엘리먼트들을 식별하거나 또는 임의의 특정 양상 및/또는 예들과 연관된 범위를 서술하는 것으로 간주되지 않아야 한다. 따라서, 다음의 요약은, 아래에 제시되는 상세한 설명에 앞서 간략화된 형태로 본 명세서에 개시된 장치 및 방법들에 관련된 하나 이상의 양상들 및/또는 예들에 관련되는 특정한 개념들을 제시하려는 유일한 목적을 갖는다. 예시적인 패키지가 개시된다. 패키지는 제1 기판 및 제1 기판 위의 제2 기판을 포함할 수 있다. 패키지는 또한 제1 기판의 상부 표면 상에 있고 제2 기판 아래에 있는 제1 칩을 포함할 수 있다. 제1 칩의 활성 측 상의 제1 범프들은 제1 기판을 향하고 제1 기판에 전기적으로 커플링될 수 있다. 제1 범프들은 제1 칩으로 그리고/또는 제1 칩으로부터 신호들을 반송하도록 구성될 수 있다. 패키지는 제2 기판의 하부 표면 상에 있고 제1 칩 위에 있는 제2 칩을 더 포함할 수 있다. 제2 칩의 활성 측 상의 제2 범프들은 제2 기판을 향하고, 제2 기판에 전기적으로 커플링될 수 있다. 제2 범프들은 제2 칩으로 그리고/또는 제2 칩으로부터 신호들을 반송하도록 구성될 수 있다. 패키지는 제1 기판의 상부 표면 상에 있고 제2 기판 아래에 있는 제1 몰드를 더 포함할 수 있다. 제1 몰드는 제1 칩의 측부 표면들 및 비활성 측 표면을 적어도 부분적으로 캡슐화할 수 있다. 패키지는 제2 기판의 하부 표면 상에 있고 제1 몰드 위에 있는 제2 몰드를 더 포함할 수 있다. 제2 몰드는 제2 칩의 측부 표면들 및 비활성 측 표면을 적어도 부분적으로 캡슐화할 수 있다. 제1 칩 및 제2 칩은 적어도 부분적으로 서로 수직으로 정렬될 수 있다. 패키지를 제작하는 방법이 개시된다. 방법은 제1 기판 및 제1 기판 위의 제2 기판을 제공하는 단계를 포함할 수 있다. 방법은 또한 제1 기판의 상부 표면 상에 그리고 제2 기판 아래에 제1 칩을 제공하는 단계를 포함할 수 있다. 제1 칩의 활성 측 상의 제1 범프들은 제1 기판을 향하고 제1 기판에 전기적으로 커플링될 수 있다. 제1 범프들은 제1 칩으로 그리고/또는 제1 칩으로부터 신호들을 반송하도록 구성될 수 있다. 방법은 제2 기판의 하부 표면 상에 그리고 제1 칩 위에 제2 칩을 제공하는 단계를 더 포함할 수 있다. 제2 칩의 활성 측 상의 제2 범프들은 제2 기판을 향하고, 제2 기판에 전기적으로 커플링될 수 있다. 제2 범프들은 제2 칩으로 그리고/또는 제2 칩으로부터 신호들을 반송하도록 구성될 수 있다. 방법은 제1 기판의 상부 표면 상에 그리고 제2 기판 아래에 제1 몰드를 형성하는 단계를 더 포함할 수 있다. 제1 몰드는 제1 칩의 측부 표면들 및 비활성 측 표면을 적어도 부분적으로 캡슐화할 수 있다. 방법은 제2 기판의 하부 표면 상에 그리고 제1 몰드 위에 제2 몰드를 형성하는 단계를 더 포함할 수 있다. 제2 몰드는 제2 칩의 측부 표면들 및 비활성 측 표면을 적어도 부분적으로 캡슐화할 수 있다. 제1 칩 및 제2 칩은 적어도 부분적으로 서로 수직으로 정렬될 수 있다. 본 명세서에 개시된 장치 및 방법들과 연관된 다른 특징들 및 이점들은 첨부한 도면들 및 상세한 설명에 기반하여 당업자들에게 자명할 것이다. 본 개시내용의 양상들 및 그의 수반된 이점들의 대부분의 더 완전한 인식은, 본 개시내용의 양상들 및 그의 수반된 이점들이 본 개시내용의 제한이 아니라 단지 예시를 위해서만 제시되는 첨부한 도면들과 관련하여 고려될 때 다음의 상세한 설명을 참조하여 더 양호하게 이해됨으로써 용이하게 획득될 것이다. 도 1 내지 도 4는 종래의 패키지들의 예들을 예시한다. 도 5는 본 개시내용의 하나 이상의 양상들에 따른, 패키지의 일 실시예를 예시한다. 도 6a 내지 도 6d는 본 개시내용의 하나 이상의 양상들에 따른, 칩들의 칩-퍼스트(chip-first) 오버몰딩의 예시적인 스테이지들을 예시한다. 도 7a 내지 도 7d는 본 개시내용의 하나 이상의 양상들에 따른, 칩들의 칩-라스트(chip-last) 오버몰딩의 예시적인 스테이지들을 예시한다. 도 8a 내지 도 8f는 본 개시내용의 하나 이상의 양상들에 따른, 패키지를 제작하는 예시적인 스테이지들을 예시한다. 도 9a 내지 도 9c는 본 개시내용의 하나 이상의 양상들에 따른, 패키지의 예시적인 이용들을 예시한다. 도 10 내지 도 14는 본 개시내용의 하나 이상의 양상들에 따른, 패키지를 제작하는 예시적인 방법들의 흐름도들을 예시한다. 도 15는 본 개시내용의 하나 이상의 양상들을 이용할 수 있는 다양한 전자 디바이스들을 예시한다. 본 명세서에 개시된 양상들과 연관된 다른 목적들 및 장점들은 첨부한 도면들 및 상세한 설명에 기반하여 당업자들에게 자명할 것이다. 일반적인 실시에 따르면, 도면들에 의해 도시된 특징들은 실척대로 도시되지 않을 수 있다. 따라서, 도시된 특징들의 치수들은 명확화를 위해 임의로 확장 또는 감소될 수 있다. 일반적인 실시에 따르면, 도면들 중 일부는 명확화를 위해 간략화된다. 따라서, 도면들은 특정 장치 또는 방법의 모든 컴포넌트들을 도시하지는 않을 수 있다. 추가로, 유사한 참조 번호들은 명세서 및 도면들 전반에 걸쳐 유사한 특징들을 나타낸다. 본 개시내용의 양상들은 특정 실시예들에 관련된 다음의 설명 및 관련 도면들에서 예시된다. 본 명세서의 교시들의 범위를 벗어나지 않으면서 대안적인 양상들 또는 실시예들이 안출될 수 있다. 부가적으로, 본 명세서의 예시적인 실시예들의 잘-알려진 엘리먼트들은 상세히 설명되지 않을 수 있거나, 또는 본 개시내용의 교시들의 관련 세부사항들을 불명료하게 하지 않기 위해 생략될 수 있다. 특정한 설명된 예시적인 구현들에서, 다양한 컴포넌트 구조들 및 동작들의 부분들이 알려진 종래 기법들로부터 취해지고, 이어서, 하나 이상의 예시적인 실시예들에 따라 배열될 수 있는 인스턴스들이 식별된다. 그러한 인스턴스들에서, 알려진 종래의 컴포넌트 구조들 및/또는 동작들의 부분들의 내부 세부사항들은 본 명세서에 개시된 예시적인 실시예들에 예시된 개념의 잠재적 난독화를 피하는 것을 돕기 위해 생략될 수 있다. 본 명세서에서 사용된 용어는 특정한 실시예들만을 설명하려는 목적을 위한 것이며, 제한하도록 의도되지 않는다. 본 명세서에서 사용되는 바와 같이, 단수형들은, 문맥상 명확하게 달리 표시되지 않으면, 복수형들을 또한 포함하도록 의도된다. 본 명세서에서 사용되는 경우 용어들 "구비", "구비하는", "포함" 및/또는 "포함하는"이 언급된 특성들, 정수들, 단계들, 동작들, 엘리먼트들, 및/또는 컴포넌트들의 존재를 특정하지만, 하나 이상의 다른 특성들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들, 및/또는 그들의 그룹들의 존재 또는 부가를 배제하지는 않는다는 것이 추가로 이해될 것이다. 위에서 표시된 바와 같이, ChatGPT와 같은 대규모 AI 작업로드들을 위한 고용량 고대역폭(BW) 메모리(HBM)에 대한 솔루션이 존재하지 않는다. HBM이 어느 정도 사용될 수 있다. 유감스럽게도, 그들은 비용이 많이 들고, 인터포저 상의 측방향 라우팅, 및 TSV(through-silicon-via)들을 3D 적층형 DRAM 다이들을 제어하는 회로들에서의 오버헤드로 인해 비트당 높은 에너지를 갖는다. 또한, 그들은 컴퓨트 칩렛과의 나란한 배치로 인해, 증가된 폼 팩터를 갖는다. AI 프로세싱에서 높은 BW 및 용량 데이터를 요구하는 반복적이고 규칙적인 작업로드들(예컨대, 행렬/벡터 대 행렬 곱셈)은 고성능 및 에너지 효율적인 컴퓨테이션(computation)을 위해 메모리 부근에 컴퓨테이션을 배치할 필요가 있다. 유감스럽게도, 메모리 내의 또는 메모리 부근에서의 종래의 프로세싱은 제한된 유연성, (DRAM 프로세스에 고유한 낮은 성능 기술로 인한) 감소된 로직 성능, 열적 제약 컴퓨팅, HBM에서 TSV(through-silicon via) 프로세스에 대한 필요성(이는 면적 및 전력 오버헤드를 추가함)을 갖는다. 높은 에너지/비트 및 큰 폼 팩터의 고유한 문제들이 또한 남아 있다. 도 1은 팬아웃(FO) 인터포저(140) 상의 로직 다이(110)를 포함하는 종래의 패키지(100)를 예시한다. 패키지(100)는 컴포넌트들이 서로 위에 적층되어 있으므로 적층 패키지로 또한 지칭될 수 있다. 솔더 볼들(145)은 FO 인터포저(140)의 하부 표면 상에 있다. 로직 다이(110)의