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KR-20260061177-A - 상보형 전계 효과 트랜지스터(CFET) 회로 및 그 제조 방법

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Abstract

수직 라우팅 구조체들을 갖는 상보형 전계 효과 트랜지스터(CFET) 회로들 및 이를 제조하는 방법들이 개시된다. 일 양태에서, 반도체 구조체는 제1 소스/드레인(S/D) 영역, 제2 S/D 영역, 및 제1 게이트를 포함하는 제1 FET; 제1 FET 위에 배치되고 제3 S/D 영역, 제4 S/D 영역 및 제2 게이트를 포함하는 제2 FET; 제2 FET 위에 배치되고, X 방향으로 연장되는 전면 금속(FM) 전도체들의 세트를 포함하는, FM 층; 및 제1 FET 아래에 배치되고, X 방향으로 연장되는 후면 금속(BM) 전도체들의 세트를 포함하는, BM 층을 포함한다. 반도체 구조체는 또한, Z 방향으로 연장되고, BM 전도체들의 세트 중 하나를 제3 S/D 영역, 제4 S/D 영역 또는 제2 게이트에 전기적으로 커플링하는, 수직 커넥터를 포함한다.

Inventors

  • 나라심하, 슈리쉬
  • 쑨, 옌

Assignees

  • 퀄컴 인코포레이티드

Dates

Publication Date
20260506
Application Date
20240827
Priority Date
20230919

Claims (20)

  1. 반도체 구조체로서, 제1 소스/드레인(S/D) 영역, 제2 S/D 영역, 및 제1 게이트를 포함하는, 제1 전하 캐리어 타입의 제1 전계 효과 트랜지스터(FET); Z 방향으로 상기 제1 FET 위에 배치되고 제3 S/D 영역, 제4 S/D 영역, 및 제2 게이트를 포함하는, 제2 전하 캐리어 타입의 제2 FET; 상기 Z 방향으로 상기 제2 FET 위에 배치되고, X 방향으로 연장되는 복수의 전면(frontside, FS) 금속(FS metal, FM) 전도체들을 포함하는, FM 층; 상기 Z 방향으로 상기 제1 FET 아래에 배치되고, 상기 X 방향으로 연장되는 복수의 후면(backside, BS) 금속(BS metal, BM) 전도체들을 포함하는, BM 층; 및 상기 Z 방향으로 연장되는 수직 커넥터를 포함하며, 상기 수직 커넥터는 상기 복수의 BM 전도체들 중 하나를 상기 제3 S/D 영역, 상기 제4 S/D 영역, 또는 상기 제2 게이트에 전기적으로 커플링하는, 반도체 구조체.
  2. 제1항에 있어서, 상기 제1 게이트는 제1 게이트-올-어라운드(gate-all-around, GAA) 영역을 포함하는 제1 GAA 구조체를 포함하고, 상기 제2 게이트는 제2 GAA 영역을 포함하는 제2 GAA 구조체를 포함하는, 반도체 구조체.
  3. 제2항에 있어서, 상기 제1 FET는 제1 수직 스택을 형성하기 위해 상기 X 방향으로 연장되고 상기 Z 방향으로 서로 이격된 제1 복수의 나노시트 채널들을 포함하며, 각각의 채널은 상기 제1 GAA 영역을 통해 상기 제1 S/D 영역을 상기 제2 S/D 영역에 전기적으로 커플링하고, 제1 유전체 재료에 의해 상기 제1 GAA 영역으로부터 분리되고; 상기 제2 FET는 상기 Z 방향으로 상기 제1 수직 스택 위에 배치된 제2 수직 스택을 형성하기 위해 상기 X 방향으로 연장되고 상기 Z 방향으로 서로 이격된 제2 복수의 나노시트 채널들을 포함하며, 각각의 채널은 상기 제2 GAA 영역을 통해 상기 제3 S/D 영역을 상기 제4 S/D 영역에 전기적으로 커플링하고, 제2 유전체 재료에 의해 상기 제2 GAA 영역으로부터 분리되는, 반도체 구조체.
  4. 제1항에 있어서, 상기 수직 커넥터는 상기 복수의 BM 전도체들 중 상기 하나로부터 상기 제3 S/D 영역, 상기 제4 S/D 영역, 또는 상기 제2 게이트로 제1 전압을 제공하는, 반도체 구조체.
  5. 제1항에 있어서, 상기 수직 커넥터는 상기 X 방향으로 연장되는 트렌치 비아를 포함하는, 반도체 구조체.
  6. 제1항에 있어서, 상기 수직 커넥터는 적어도 상기 제1 게이트의 하단 표면으로부터 상기 제2 게이트의 상단 표면으로 상기 Z 방향으로 연장되는, 반도체 구조체.
  7. 제1항에 있어서, 상기 제2 S/D 영역 및 상기 제4 S/D 영역 둘 모두와의 직접 접촉에 의해 상기 제2 S/D 영역을 상기 제4 S/D 영역에 전기적으로 커플링하는 제2 수직 커넥터를 더 포함하는, 반도체 구조체.
  8. 제7항에 있어서, 상기 제2 수직 커넥터는 상기 복수의 FM 전도체들 중 하나, 상기 복수의 BM 전도체들 중 다른 하나, 또는 둘 모두에 전기적으로 커플링되는, 반도체 구조체.
  9. 제1항에 있어서, 상기 제1 게이트 아래에 배치되고 유전체 재료에 의해 상기 제1 게이트로부터 격리되며, 상기 제1 S/D 영역을 상기 제2 S/D 영역에 전기적으로 커플링하는, 후면 점퍼(backside jumper, BSJ)를 더 포함하는, 반도체 구조체.
  10. 제9항에 있어서, 상기 BSJ는 상기 복수의 BM 전도체들 중 다른 하나에 전기적으로 커플링되는, 반도체 구조체.
  11. 제1항에 있어서, 상기 반도체 구조체는 표준 셀을 포함하는, 반도체 구조체.
  12. 제11항에 있어서, 상기 X 방향으로 연장되는 상기 복수의 FM 전도체들은 상기 X 방향으로 연장되는 4개 이하의 FM 전도체들로 구성되는, 반도체 구조체.
  13. 제11항에 있어서, 상기 X 방향으로 연장되는 상기 복수의 BM 전도체들은 상기 X 방향으로 연장되는 4개 이하의 BM 전도체들로 구성되는, 반도체 구조체.
  14. 제11항에 있어서, 상기 X 방향으로 연장되는 상기 복수의 FM 전도체들은 상기 X 방향으로 연장되는 3개 이하의 FM 전도체들로 구성되는, 반도체 구조체.
  15. 제11항에 있어서, 상기 X 방향으로 연장되는 상기 복수의 BM 전도체들은 상기 X 방향으로 연장되는 3개 이하의 BM 전도체들로 구성되는, 반도체 구조체.
  16. 반도체 구조체를 제조하는 방법으로서, 제1 소스/드레인(S/D) 영역, 제2 S/D 영역, 및 제1 게이트를 포함하는, 제1 전하 캐리어 타입의 제1 전계 효과 트랜지스터(FET)를 제공하는 단계; Z 방향으로 상기 제1 FET 위에 배치되고 제3 S/D 영역, 제4 S/D 영역, 및 제2 게이트를 포함하는, 제2 전하 캐리어 타입의 제2 FET을 제공하는 단계; 상기 Z 방향으로 상기 제2 FET 위에 배치되고, X 방향으로 연장되고 Y 방향으로 서로 이격된 복수의 전면(FS) 금속(FM) 전도체들을 포함하는, FM 층을 제공하는 단계; 상기 Z 방향으로 상기 제1 FET 아래에 배치되고, 상기 X 방향으로 연장되고 상기 Y 방향으로 서로 이격된 복수의 후면(BS) 금속(BM) 전도체들을 포함하는, BM 층을 제공하는 단계; 및 상기 Z 방향으로 연장되는 수직 커넥터를 제공하는 단계를 포함하며, 상기 수직 커넥터는 상기 복수의 BM 전도체들 중 하나를 상기 제3 S/D 영역, 상기 제4 S/D 영역, 또는 상기 제2 게이트에 전기적으로 커플링하는, 방법.
  17. 제16항에 있어서, 상기 제1 FET를 제공하는 단계는 제1 게이트-올-어라운드(GAA) 영역을 포함하는 GAA FET를 제공하는 단계를 포함하고, 상기 제2 FET를 제공하는 단계는 제2 GAA 영역을 포함하는 GAA FET를 제공하는 단계를 포함하는, 방법.
  18. 제17항에 있어서, 상기 제1 FET를 제공하는 단계는 제1 수직 스택을 형성하기 위해 상기 X 방향으로 연장되고 상기 Z 방향으로 서로 이격된 제1 복수의 나노시트 채널들을 제공하는 단계를 포함하며, 각각의 채널은 상기 제1 GAA 영역을 통해 상기 제1 S/D 영역을 상기 제2 S/D 영역에 전기적으로 커플링하고, 제1 유전체 재료에 의해 상기 제1 GAA 영역으로부터 분리되고; 상기 제2 FET를 제공하는 단계는 상기 Z 방향으로 상기 제1 수직 스택 위에 배치된 제2 수직 스택을 형성하기 위해 상기 X 방향으로 연장되고 상기 Z 방향으로 서로 이격된 복수의 나노시트 채널들을 제공하는 단계를 포함하며, 각각의 채널은 상기 제2 GAA 영역을 통해 상기 제3 S/D 영역을 상기 제4 S/D 영역에 전기적으로 커플링하고 제2 유전체 재료에 의해 상기 제2 GAA 영역으로부터 분리되는, 방법.
  19. 제16항에 있어서, 상기 수직 커넥터를 제공하는 단계는 상기 X 방향으로 연장되는 트렌치 비아로서 상기 수직 커넥터를 제공하는 단계를 포함하는, 방법.
  20. 제16항에 있어서, 상기 수직 커넥터를 제공하는 단계는 적어도 상기 제1 게이트의 하단 표면으로부터 상기 제2 게이트의 상단 표면으로 상기 Z 방향으로 연장되는 수직 커넥터를 제공하는 단계를 포함하는, 방법.

Description

상보형 전계 효과 트랜지스터(CFET) 회로 및 그 제조 방법 본 개시내용의 양태들은 일반적으로 고성능 디바이스들에 관한 것으로, 더 구체적으로는 상보형 전계 효과 트랜지스터(complementary field effect transistor, CFET)들을 위한 반도체 구조체들에 관한 것이다. 집적 회로 기술은 반도체 트랜지스터들과 같은 소형화 컴포넌트를 통해 컴퓨팅 전력을 향상시키는 데 큰 진전을 이루었다. 반도체들의 진전은 벌크 기판들 및 평면형 CMOS, FinFET들, 나노와이어들 또는 나노리본들(나노시트들로도 불림)로부터 나노와이어 또는 나노리본 3D 적층으로 진행되었다. 반도체 기술들은 주로 실리콘을 기반으로 해 왔다. 그러나, 실리콘에 기초한 트랜지스터들의 제조는 스케일링의 추가 감소, 예컨대, 수 나노미터로의 감소에 대해서는 문제가 될 수 있다. 따라서, 본 명세서에서 제공되는 방법들, 시스템 및 장치를 포함하는 종래의 디바이스들의 결함들을 극복하는 시스템들, 장치, 및 방법들이 필요하다. 다음은 본 명세서에 개시된 하나 이상의 양태들과 관련된 간략화된 요약을 제시한다. 따라서, 다음의 요약은 모든 고려된 양태들과 관련된 포괄적인 개관으로 간주되어서는 안 되며, 다음의 요약은 모든 고려된 양태들과 관련된 핵심적이거나 결정적인 엘리먼트들을 식별하거나 또는 임의의 특정 양태와 연관된 범주를 기술하는 것으로 간주되어서도 안 된다. 따라서, 다음의 요약은 아래에 제시된 상세한 설명에 선행하는 간략화된 형태로, 본 명세서에 개시된 메커니즘들과 관련된 하나 이상의 양태들에 관한 특정 개념들을 제시하기 위한 유일한 목적을 갖는다. 일 양태에서, 반도체 구조체는, 제1 소스/드레인(S/D) 영역, 제2 S/D 영역, 및 제1 게이트를 포함하는, 제1 전하 캐리어 타입의 제1 전계 효과 트랜지스터(FET); Z 방향(예컨대, 수직 방향)으로 제1 FET 위에 배치되고 제3 S/D 영역, 제4 S/D 영역, 및 제2 게이트를 포함하는, 제2 전하 캐리어 타입의 제2 FET; Z 방향으로 제2 FET 위에 배치되고, X 방향(예컨대, 제1 수평 방향)으로 연장되는 복수의 전면(frontside, FS) 금속(FS metal, FM) 전도체들을 포함하는, FM 층; Z 방향으로 제1 FET 아래에 배치되고, X 방향으로 연장되는 복수의 후면(backside, BS) 금속(BS metal, BM) 전도체들을 포함하는, BM 층; 및 Z 방향으로 연장되는 수직 커넥터를 포함하며, 여기서 수직 커넥터는 복수의 BM 전도체들 중 하나를 제3 S/D 영역, 제4 S/D 영역, 또는 제2 게이트에 전기적으로 커플링한다. 일 양태에서, 반도체 구조체를 제조하는 방법은, 제1 S/D 영역, 제2 S/D 영역, 및 제1 게이트를 포함하는, 제1 전하 캐리어 타입의 제1 FET를 제공하는 단계; Z 방향으로 제1 FET 위에 배치되고 제3 S/D 영역, 제4 S/D 영역, 및 제2 게이트를 포함하는, 제2 전하 캐리어 타입의 제2 FET을 제공하는 단계; Z 방향으로 제2 FET 위에 배치되고, X 방향으로 연장되고 Y 방향(예컨대, 제1 수평 방향에 수직인 제2 수평 방향)으로 서로 이격된 복수의 FM 전도체들을 포함하는, FM 층을 제공하는 단계; Z 방향으로 제1 FET 아래에 배치되고, X 방향으로 연장되고 Y 방향으로 서로 이격된 복수의 BM 전도체들을 포함하는, BM 층을 제공하는 단계; 및 Z 방향으로 연장되는 수직 커넥터를 제공하는 단계를 포함하며, 수직 커넥터는 복수의 BM 전도체들 중 하나를 제3 S/D 영역, 제4 S/D 영역, 또는 제2 게이트에 전기적으로 커플링한다. 본 명세서에 개시된 양태들과 연관된 다른 목적들 및 이점들은 첨부 도면들 및 상세한 설명에 기초하여 당업자들에게 명백할 것이다. 첨부 도면들은, 본 개시내용의 다양한 양태들의 설명을 돕기 위해 제시되고, 양태들의 제한이 아닌 양태들의 예시를 위해서만 제공된다. 도 1은 나노시트 전계 효과 트랜지스터(FET)를 예시한다. 도 2는 종래의 표준 셀의 평면도이다. 도 3은 종래의 모놀리식 상보형 FET(CFET)의 단면도이다. 도 4a 및 도 4b는 본 개시내용의 양태들에 따른, 3T CFET 로직 셀 토폴로지를 예시하는 예시적인 집적 회로의 평면도들을 도시한다. 도 4c 내지 도 4f는 본 개시내용의 양태들에 따른, 도 4a 및 도 4b의 집적 회로의 단면도들이다. 도 5a 및 도 5b는 본 개시내용의 양태들에 따른, 3T CFET 로직 셀 토폴로지를 예시하는 예시적인 집적 회로의 평면도들을 도시한다. 도 5c는 본 개시내용의 양태들에 따른, 도 5a 및 도 5b의 집적 회로의 단면도이다. 도 6은 본 개시내용의 양태들에 따른, CFET들을 제조하기 위한 예시적인 프로세스의 흐름도이다. 도 7은 본 개시내용의 양태들에 따른, 모바일 디바이스를 예시한다. 도 8은 본 개시내용의 양태들에 따른, 전술된 디바이스들 중 임의의 것과 통합될 수 있는 다양한 전자 디바이스들을 예시한다. 일반적인 관행에 따라, 도면들에 의해 묘사된 특징들은 축척에 맞게 그려지지 않을 수 있다. 따라서, 묘사된 특징들의 치수들은 명확성을 위해 임의대로 확대 또는 축소될 수 있다. 일반적인 관행에 따라, 도면들 중 일부는 명확성을 위해 간략화된다. 따라서, 도면들은 특정 장치 또는 방법의 모든 컴포넌트들을 묘사하지 않을 수 있다. 추가로, 유사한 참조 부호들은 명세서 및 도면들 전반에 걸쳐 유사한 특징들을 나타낸다. 수직 라우팅 구조체들을 갖는 상보형 전계 효과 트랜지스터(CFET) 회로들 및 이를 제조하는 방법들이 개시된다. 일 양태에서, 반도체 구조체는 제1 소스/드레인(S/D) 영역, 제2 S/D 영역, 및 제1 게이트를 포함하는 제1 전하 캐리어 타입의 제1 FET; 제1 FET 위에 배치되고 제3 S/D 영역, 제4 S/D 영역, 및 제2 게이트를 포함하는, 제2 전하 캐리어 타입의 제2 FET; 제2 FET 위에 배치되고, X 방향으로 연장되는 전면 금속(FM) 전도체들의 세트를 포함하는, FM 층; 및 제1 FET 아래에 배치되고, X 방향으로 연장되는 후면 금속(BM) 전도체들의 세트를 포함하는, BM 층을 포함한다. 반도체 구조체는 또한, Z 방향으로 연장되고, BM 전도체들의 세트 중 하나를 제2 FET의 소스 영역, 드레인 영역, 또는 게이트에 전기적으로 커플링하는, 수직 커넥터를 포함한다. 본 명세서에 개시된 반도체 구조체들은 다수의 고유한 MOL(middle-of-line) 구조적 특징들에 의해 가능해진, 효율적인 로직 라이브러리들을 설계하기에 충분한 금속 층 제로(metal layer zero, M0) 자원들을 갖는 고도로 스케일링된 3T CFET 로직 이미지를 가능하게 하는 장점을 적어도 제공한다. 이러한 MOL 구조적 특징들은 다음을 포함하지만 이에 제한되지 않는다: 조밀한 백 M0(back M0, BM0) 배선 평면; 전면 및 후면 둘 모두 상에 형성된 MOL 콘택들; 하이브리드 후면 전원 커넥터들, 예컨대 VSS를 위한 직접 후면 콘택(backside contact, BSC) 및 VDD를 위한 딥 트렌치 MOL 비아(또는 CFET 내의 상단 FET가 PFET인지 NFET인지에 기초하여, 그 반대); 출력 노드를 위한 특수 수직 커넥터들(예컨대, 수직 확산 대 확산 콘택(diffusion to diffusion contact)들); 및 본 명세서에서 후면 점퍼(backside jumper, BSJ)들로 지칭되는 수평 확산 대 확산 콘택들. 본 개시내용의 양태들은 예시 목적들로 제공되는 다양한 예들에 대해 의도되는 하기 설명 및 관련된 도면들에서 제공된다. 본 개시내용의 범위를 벗어나지 않으면서 대안적인 양태들이 안출될 수 있다. 부가적으로, 본 개시내용의 잘-알려진 엘리먼트들은 상세히 설명되지 않을 것이거나, 또는 본 개시내용의 관련 세부사항들을 불명료하게 하지 않기 위해 생략될 것이다. "예시적인" 및/또는 "예"라는 단어들은, "예, 예증 또는 예시로서 기능하는" 것을 의미하도록 본 명세서에서 사용된다. 본 명세서에서 "예시적인" 및/또는 "예"로서 설명된 임의의 양태는 반드시 다른 양태들에 비해 유리하거나 선호된 것으로 해석될 필요는 없다. 마찬가지로, "본 개시내용의 양태들"이라는 용어는, 본 개시내용의 모든 양태들이 논의된 특징, 이점 또는 동작 모드를 포함할 것을 요구하지는 않는다. 아래에서 설명되는 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수 있음을 당업자는 인식할 것이다. 예를 들어, 아래의 설명 전반에 걸쳐 언급될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은, 부분적으로 특정 애플리케이션, 부분적으로 원하는 설계, 부분적으로 대응하는 기술 등에 따라, 전압들, 전류들, 전자기파들, 자기장들 또는 자기 입자들, 광학장들 또는 광학 입자들, 또는 이들의 임의의 조합에 의해 표현될 수 있다. 추가로, 많은 양태들은 예를 들어, 컴퓨팅 디바이스의 엘리먼트들에 의해 수행될 액션들의 시퀀스들의 관점에서 설명된다. 본 명세서에 설명된 다양한 액션들은 특정 회로들(예컨대, ASIC(application specific integrated circuit)들)에 의해, 하나 이상의 프로세서들에 의해 실행되는 프로그램 명령들에 의해, 또는 둘 모두의 조합에 의해 수행될 수 있음이 인식될 것이다. 추가적으로, 본 명세서에 설명된 액션들의 시퀀스(들)는, 실행 시에, 디바이스의 연관된 프로세서로 하여금, 본 명세서에 설명된 기능을 수행하게 하거나 수행하도록 명령할 컴퓨터 명령들의 대응하는 세트를 저장한 임의의 형태의 비일시적 컴퓨터 판독가능 저장 매체 내에서 완전히 구현되는 것으로 고려될 수 있다. 따라서, 본 개시내용의 다양한 양태들은 다수의 상이한 형태들로 구현될 수 있고, 이들 모두가 청구된 청구 대상의 범주 내에 있는 것으로 고려된다. 또한, 본 명세서에 설명된 양태들 각각에 대해, 임의의 그러한 양태들의 대응하는 형태는 예를 들어, 설명된 액션을 수행"하도록 구성된 로직"으로서 본 명세서에서 설명될 수