KR-20260061181-A - 반도체 장치

Abstract

신규 구성을 가지는 반도체 장치를 제공할 수 있다. 메모리 셀과, 제 1 감지 증폭기와, 적화 연산(product-sum operation) 회로와, 제 2 감지 증폭기를 포함한다. 제 1 감지 증폭기, 제 2 감지 증폭기, 및 적화 연산 회로는 제 1 소자층에 제공된다. 메모리 셀은 제 2 소자층에 제공된다. 제 2 소자층은 제 1 소자층의 위층에 제공된다. 메모리 셀은 제 1 비트선을 통하여 제 1 감지 증폭기 및 적화 연산 회로에 전기적으로 접속된다. 제 2 감지 증폭기는 제 2 비트선을 통하여 제 1 감지 증폭기 및 적화 연산 회로에 전기적으로 접속된다. 제 1 감지 증폭기는 칼럼 선택 신호에 따라 메모리 셀에 유지된 제 1 데이터를 적화 연산 회로 및 제 2 감지 증폭기에 출력하는 기능을 가진다. 적화 연산 회로는 칼럼 선택 신호에 따라 제 1 데이터와, 제 2 감지 증폭기로부터 제 2 비트선을 통하여 공급되는 제 2 데이터의 적화 연산을 실행하는 기능을 가진다.

Inventors

• 오카모토 유키
• 코우무라 유스케

Assignees

• 가부시키가이샤 한도오따이 에네루기 켄큐쇼

Dates

Publication Date

20260506

Application Date

20240826

Priority Date

20230831

Claims (6)

1. 반도체 장치로서, 메모리 셀과, 제 1 감지 증폭기와, 적화 연산(product-sum operation) 회로와, 제 2 감지 증폭기를 포함하고, 상기 제 1 감지 증폭기, 상기 제 2 감지 증폭기, 및 상기 적화 연산 회로는 제 1 소자층에 제공되고, 상기 메모리 셀은 제 2 소자층에 제공되고, 상기 제 2 소자층은 상기 제 1 소자층의 위층에 제공되고, 상기 메모리 셀은 제 1 비트선을 통하여 상기 제 1 감지 증폭기 및 상기 적화 연산 회로에 전기적으로 접속되고, 상기 제 2 감지 증폭기는 제 2 비트선을 통하여 상기 제 1 감지 증폭기 및 상기 적화 연산 회로에 전기적으로 접속되고, 상기 제 1 감지 증폭기는 칼럼 선택 신호에 따라 상기 메모리 셀에 유지된 제 1 데이터를 상기 적화 연산 회로 및 상기 제 2 감지 증폭기에 출력하는 기능을 가지고, 상기 적화 연산 회로는 상기 칼럼 선택 신호에 따라 상기 제 1 데이터와, 상기 제 2 감지 증폭기로부터 상기 제 2 비트선을 통하여 공급되는 제 2 데이터의 적화 연산을 실행하는 기능을 가지는, 반도체 장치.
2. 제 1 항에 있어서, 상기 메모리 셀은 제 1 트랜지스터를 포함하고, 상기 제 1 트랜지스터는 채널 형성 영역에 산화물 반도체를 포함한 제 1 반도체층을 포함하는, 반도체 장치.
3. 제 2 항에 있어서, 상기 제 1 반도체층은 핀 형상을 가지는, 반도체 장치.
4. 제 1 항에 있어서, 상기 제 1 비트선은 상기 메모리 셀과 상기 제 1 감지 증폭기 사이 및 상기 메모리 셀과 상기 적화 연산 회로 사이에서, 상기 제 1 소자층이 제공되는 기판 표면에 대하여 수직인 방향과 평행하게 제공되는 부분을 가지는, 반도체 장치.
5. 제 1 항에 있어서, 상기 제 1 소자층은 제 2 트랜지스터를 포함하고, 상기 제 2 트랜지스터는 채널 형성 영역에 실리콘을 포함한 제 2 반도체층을 포함하는, 반도체 장치.
6. 제 1 항에 있어서, 상기 칼럼 선택 신호를 출력하는 칼럼선 측 구동 회로를 포함하고, 상기 칼럼선 측 구동 회로는 상기 칼럼 선택 신호를 공급하는 칼럼선에 전기적으로 접속되고, 상기 칼럼선은 상기 칼럼선이 연장되어 제공되는 방향에서, 상기 제 1 감지 증폭기와 상기 적화 연산 회로에 번갈아 접속되는, 반도체 장치.

Description

반도체 장치 본 명세서에서는 반도체 장치 등에 대하여 설명한다. 또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 본 발명의 일 형태의 기술분야의 일례로서는 반도체 장치, 촬상 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 표시 시스템, 전자 기기, 조명 장치, 입력 장치, 입출력 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 들 수 있다. 근년, 지구 온난화에 대한 대책의 중요도가 높아지고 있다. 에너지 소비량은 계속 증가하고 있고, 지구 온난화의 원인 중 하나인 이산화탄소의 배출량은 아직 삭감하지 못하고 있다. 단순한 에너지 소비량의 저감만으로는, 편의성이 오히려 떨어지는 경우가 있다. 편의성을 떨어뜨리지 않고 에너지 소비량을 저감하기 위해서는, 저소비 전력화 기술이 매우 중요하게 된다. AI(Artificial Intelligence) 기술에서는 성능이 향상됨에 따라 소비 전력이 증대하고 있으므로, 저소비 전력을 위한 기술 개발이 활발히 이루어지고 있다. AI 기술에서는 기억 회로에 저장된 데이터를 순차적으로 판독하고, 상기 데이터를 사용하여 연산 회로로 연산을 수행하고, 이 연산으로 얻어진 데이터를 메모리에 저장하는 동작을 반복한다. 그러므로 기억 회로와 연산 회로 간의 데이터 전송(傳送)에 필요한 전력이 소비 전력에서 큰 비중을 차지한다. 대책으로서는, 예를 들어 산화물 반도체(Oxide Semiconductor)를 포함한 트랜지스터(OS 트랜지스터라고도 함)를 사용하여 기억 회로와 연산 회로를 일체화하는, 소위 인 메모리 컴퓨팅 또는 니어 메모리 컴퓨팅이라고 불리는 기술이 제안되고 있다(예를 들어 특허문헌 1). 도 1의 (A) 및 (B)는 반도체 장치의 구성예를 설명하는 도면이다. 도 2의 (A) 내지 (C)는 반도체 장치의 구성예를 설명하는 도면이다. 도 3의 (A) 및 (B)는 반도체 장치의 구성예를 설명하는 도면이다. 도 4의 (A) 및 (B)는 반도체 장치의 구성예를 설명하는 도면이다. 도 5의 (A) 내지 (C)는 반도체 장치의 구성예를 설명하는 도면이다. 도 6의 (A) 내지 (G)는 반도체 장치의 구성예를 설명하는 도면이다. 도 7의 (A) 내지 (C)는 반도체 장치의 구성예를 설명하는 도면이다. 도 8의 (A) 내지 (C)는 반도체 장치의 구성예를 설명하는 도면이다. 도 9의 (A) 및 (B)는 반도체 장치의 구성예를 설명하는 도면이다. 도 10은 반도체 장치의 구성예를 설명하는 도면이다. 도 11은 반도체 장치의 구성예를 설명하는 도면이다. 도 12는 반도체 장치의 구성예를 설명하는 단면도이다. 도 13의 (A)는 반도체 장치에 포함되는 트랜지스터의 구성예를 설명하는 도면이다. 도 13의 (B)는 메모리 셀의 등가 회로를 설명하는 도면이다. 도 14의 (A) 내지 (C)는 반도체 장치에 포함되는 트랜지스터의 구성예를 설명하는 단면도이다. 도 15의 (A)는 반도체 장치에 포함되는 트랜지스터의 구성예를 설명하는 평면도이다. 도 15의 (B) 내지 (D)는 반도체 장치에 포함되는 트랜지스터의 구성예를 설명하는 단면도이다. 도 16의 (A)는 반도체 장치에 포함되는 트랜지스터의 구성예를 설명하는 평면도이다. 도 16의 (B) 내지 (D)는 반도체 장치에 포함되는 트랜지스터의 구성예를 설명하는 단면도이다. 도 17은 반도체 장치의 구성예를 설명하는 단면도이다. 도 18의 (A)는 반도체 장치에 포함되는 트랜지스터의 구성예를 설명하는 도면이다. 도 18의 (B)는 메모리 셀의 등가 회로를 설명하는 도면이다. 도 19의 (A) 및 (B)는 반도체 장치에 포함되는 트랜지스터의 구성예를 나타낸 평면도이고, 도 19의 (C)는 반도체 장치에 포함되는 트랜지스터의 구성예를 나타낸 단면도이다. 도 20의 (A) 및 (B)는 반도체 장치에 포함되는 트랜지스터의 구성예를 나타낸 단면도이다. 도 21은 반도체 장치에 포함되는 트랜지스터의 구성예를 나타낸 단면도이다. 도 22의 (A) 및 (B)는 반도체 장치에 포함되는 트랜지스터의 구성예를 나타낸 모식도이다. 도 23의 (A) 및 (B)는 반도체 장치에 포함되는 트랜지스터의 구성예를 나타낸 평면도이고, 도 23의 (C) 및 (D)는 반도체 장치에 포함되는 트랜지스터의 구성예를 나타낸 단면도이다. 도 24의 (A) 내지 (D)는 본 발명의 일 형태에 따른 금속 산화물의 성막 방법을 설명하는 단면도이다. 도 25의 (A) 내지 (D)는 본 발명의 일 형태에 따른 금속 산화물의 성막 방법을 설명하는 단면도이다. 도 26의 (A) 및 (B)는 전자 부품의 일례를 나타낸 도면이다. 도 27의 (A) 내지 (D)는 전자 부품의 일례를 설명하는 도면이다. 도 28의 (A) 및 (B)는 전자 기기의 일례를 나타낸 도면이다. 도 29의 (A) 내지 (C)는 전자 기기의 일례를 나타낸 도면이다. 도 30은 대형 컴퓨터의 일례를 나타낸 도면이다. 이하에서 본 발명의 실시형태에 대하여 설명한다. 다만 본 발명의 일 형태는 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명의 일 형태는 이하의 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다. 또한 본 명세서 등에서 '제 1', '제 2', '제 3'이라는 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이다. 따라서 구성 요소의 개수를 한정하는 것이 아니다. 또한 구성 요소의 순서를 한정하는 것이 아니다. 또한 예를 들어 본 명세서 등의 실시형태 중 하나에서 '제 1'로 언급된 구성 요소가 다른 실시형태 또는 청구범위에서는 '제 2'로 언급된 구성 요소가 될 수도 있다. 또한 예를 들어 본 명세서 등의 실시형태 중 하나에서 '제 1'로 언급된 구성 요소가 다른 실시형태 또는 청구범위에서는 생략될 수도 있다. 도면에서 동일한 요소 또는 같은 기능을 가지는 요소, 동일한 재질의 요소, 혹은 동시에 형성되는 요소 등에는 동일한 부호를 붙이는 경우가 있고, 그 반복적인 설명은 생략하는 경우가 있다. 본 명세서에서 예를 들어 전원 전위 VDD를 전위 VDD, VDD 등으로 생략하여 기재하는 경우가 있다. 이는 다른 구성 요소(예를 들어 신호, 전압, 회로, 소자, 전극, 배선 등)에 대해서도 마찬가지이다. 또한 복수의 요소에 같은 부호를 사용하고, 특히 이들을 구별할 필요가 있는 경우에는, 부호에 '_1', '_2', '[n]', '[m, n]' 등의 식별용 부호를 붙여서 기재하는 경우가 있다. 예를 들어 두 번째 배선(GL)은 배선(GL[2])이라고 기재한다. (실시형태 1) 본 발명의 일 형태인 반도체 장치의 구성 및 동작 등에 대하여 설명한다. 또한 본 명세서 등에서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터 등의 반도체 소자를 비롯하여 반도체 회로, 연산 장치, 기억 장치는 반도체 장치의 일 형태이다. 표시 장치(액정 표시 장치, 발광 표시 장치 등), 투영 장치, 조명 장치, 전기 광학 장치, 축전 장치, 기억 장치, 반도체 회로, 촬상 장치, 전자 기기 등은 반도체 장치를 포함한다고 할 수 있는 경우가 있다. (반도체 장치(100)의 구성예) 도 1의 (A)는 본 발명의 일 형태인 반도체 장치(100)를 설명하기 위한 모식도이다. 반도체 장치(100)는 호스트 프로그램에서 호출된 프로그램(커널 또는 커널 프로그램이라고도 함)을 실행하는 액셀러레이터로서의 기능을 가진다. 반도체 장치(100)는 예를 들어 그래픽 처리에서의 행렬 연산의 병렬 처리, 신경망의 적화 연산의 병렬 처리, 과학 기술 계산에서의 부동 소수점 연산의 병렬 처리 등을 수행할 수 있다. 반도체 장치(100)는 소자층(10)과, 소자층(10) 위에 적층되어 제공된 소자층(40)을 포함한다. 도 1의 (A)에 나타낸 모식도에서는 반도체 장치(100)를 구성하는 각 요소의 배치를 쉽게 이해하기 위하여, 소자층(10)과 소자층(40)을 분리하여 나타내었다. 또한 소자층이란 트랜지스터 또는 커패시터 등의 반도체 소자가 제공되는 층을 가리킨다. 소자층(10)은 복수의 글로벌 감지 증폭기부(20)와 적화 연산 회로부(30)가 근접하여 배치된 기능 회로부(11) 외에, 데이터 감지 증폭기부(12), 글로벌 감지 증폭기 구동 회로(13), 칼럼선 측 구동 회로(14), 및 워드선 측 구동 회로(15)를 포함한다. 또한 글로벌 감지 증폭기부(20)를 제 1 감지 증폭기부라고 하는 경우가 있다. 또한 데이터 감지 증폭기부(12)를 제 2 감지 증폭기부라고 하는 경우가 있다. 또한 적화 연산 회로부(30)를 연산 회로부라고 하는 경우가 있다. 도 1의 (A)에 나타낸 모식도에서는 각 구성의 배치를 설명하기 위하여, 소자층(10)의 표면(예를 들어 층간 절연층이 제공되는 면)에 대하여 수직인 방향 또는 실질적으로 수직인 방향을 Z축 방향으로 규정한다. 또한 이해를 용이하게 하기 위하여, 명세서에서 Z축 방향을 소자층(10)의 표면에 대하여 수직인 방향이라고 하는 경우가 있다. 또한 '실질적으로 수직'이란 85° 이상 95° 이하의 각도로 배치된 상태를 말한다. 또한 본 명세서 및 도면 등에서 각 요소의 배치를 설명하기 위하여, X방향, Y방향, 및 Z방향을 규정하는 경우가 있다. 예를 들어 도 1의 (A)에 나타낸 모식도에서 반도체 장치(100)를 구성하는 각 요소의 배치를 설명하기 위하여, X방향, Y방향, 및 Z방향을 규정한다. X방향, Y방향, 및 Z방향 각각은 서로 수직 또는 실질적으로 수직이다. 소자층(10)은 채널 형성 영역을 가지는 반도체층에 실리콘을 포함한 트랜지스터(Si 트랜지스터)를 포함한다. 소자층(10)은 실리콘 기판 내에 채널 형성 영역을 가지는 반도체층이 제공되는 소자층, 또는 채널 형성 영역을 가지는 실리콘 반도체층이 실리콘 기판과 접합되어 제공되는 소자층이다. 또한 소자층(10)에 제공되는 기판을 실리콘 기판인 것으로 설명하지만, 본 실시형태는 이에 한정되지 않는다. 또한 실리콘 기판이란 실리콘을 반도체 재료