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KR-20260061199-A - 반도체 장치, 및 반도체 장치의 제조 방법

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Abstract

반도체 장치는, 기판과, 기판의 주면 상에 적층된 복수의 반도체 칩으로 이루어지는 적층 칩과, 기판의 주면과 적층 칩의 사이 및 적층 칩에 있어서의 복수의 반도체 칩의 사이에 배치된 고정층과, 기판의 주면과 적층 칩의 사이 및 적층 칩에 있어서의 복수의 반도체 칩의 사이로부터 밀려 나오도록 고정층으로부터 뻗는 필렛을 구비하고, 필렛은, 기판의 주면과 적층 칩의 단면에 접속되어 있다.

Inventors

  • 다자와 츠요시
  • 하야시데 아키코
  • 히라타 šœ타로
  • 차바나 고이치

Assignees

  • 가부시끼가이샤 레조낙

Dates

Publication Date
20260506
Application Date
20240909
Priority Date
20230922

Claims (15)

  1. 기판과, 상기 기판의 주면 상에 적층된 복수의 반도체 칩으로 이루어지는 적층 칩과, 상기 기판의 상기 주면과 상기 적층 칩의 사이 및 상기 적층 칩에 있어서의 상기 복수의 반도체 칩의 사이에 배치된 고정층과, 상기 기판의 상기 주면과 상기 적층 칩의 사이 및 상기 적층 칩에 있어서의 상기 복수의 반도체 칩의 사이로부터 밀려 나오도록 상기 고정층으로부터 뻗는 필렛을 구비하고, 상기 필렛은, 상기 기판의 상기 주면과 상기 적층 칩의 단면에 접속되어 있는, 반도체 장치.
  2. 청구항 1에 있어서, 상기 필렛은, 상기 적층 칩의 적층 방향으로 뻗는 칩 접속부와, 상기 칩 접속부로부터 상기 기판의 상기 주면을 따르는 방향인 기판 방향으로 뻗는 기판 접속부를 갖는, 반도체 장치.
  3. 청구항 2에 있어서, 상기 칩 접속부의 상기 적층 칩과는 반대 측의 표면은, 평면상으로 형성되어 있는, 반도체 장치.
  4. 청구항 2 또는 청구항 3에 있어서, 상기 기판 접속부의 상기 기판의 상기 주면과는 반대 측의 표면은, 평면상으로 형성되어 있는, 반도체 장치.
  5. 청구항 2 내지 청구항 4 중 어느 한 항에 있어서, 상기 기판 방향에 있어서의 상기 칩 접속부의 최대 두께는, 5μm 이상 300μm 이하인, 반도체 장치.
  6. 청구항 2 내지 청구항 5 중 어느 한 항에 있어서, 상기 적층 방향에 있어서의 상기 기판 접속부의 최대 두께는, 5μm 이상 100μm 이하인, 반도체 장치.
  7. 청구항 1 내지 청구항 6에 있어서, 상기 기판의 상기 주면 상에 적층된 복수의 반도체 칩으로 이루어지는 제2 적층 칩과, 상기 기판의 상기 주면과 상기 제2 적층 칩의 사이 및 상기 제2 적층 칩에 있어서의 상기 복수의 반도체 칩의 사이에 배치된 제2 고정층과, 상기 기판의 상기 주면과 상기 제2 적층 칩의 사이 및 상기 제2 적층 칩에 있어서의 상기 복수의 반도체 칩의 사이로부터 밀려 나오도록 상기 제2 고정층으로부터 뻗는 제2 필렛을 구비하고, 상기 제2 필렛은, 상기 필렛과 접속되어 있는, 반도체 장치.
  8. 청구항 7에 있어서, 상기 제2 필렛은, 상기 제2 적층 칩의 적층 방향으로 뻗는 제2 칩 접속부와, 상기 제2 칩 접속부로부터 상기 기판의 상기 주면을 따르는 방향인 기판 방향으로 뻗는 제2 기판 접속부를 갖고, 상기 제2 필렛의 상기 제2 기판 접속부는, 상기 필렛의 상기 기판 접속부와 접속되어 있는, 반도체 장치.
  9. 청구항 1 내지 청구항 8 중 어느 한 항에 있어서, 상기 기판의 상기 주면 및 상기 적층 칩을 밀봉하는 밀봉부를 더 구비하는, 반도체 장치.
  10. 기판의 주면과 복수의 반도체 칩의 사이 및 상기 복수의 반도체 칩의 사이에 필름상의 언더필재를 배치하여, 상기 기판의 상기 주면 상에 상기 복수의 반도체 칩을 적층하는 적층 공정을 구비하고, 상기 적층 공정에서는, 상기 언더필재를, 상기 기판과 상기 복수의 반도체 칩의 사이 및 상기 복수의 반도체 칩의 사이로부터 밀려 나오게 하며, 상기 기판과 상기 복수의 반도체 칩의 사이 및 상기 복수의 반도체 칩의 사이로부터 밀려 나온 상기 언더필재의 필렛을, 상기 기판의 상기 주면과 상기 복수의 반도체 칩으로 이루어지는 적층 칩의 단면에 접속하는, 반도체 장치의 제조 방법.
  11. 청구항 10에 있어서, 상기 필렛의 일부를 절삭하는 절삭 공정을 더 구비하는, 반도체 장치의 제조 방법.
  12. 청구항 11에 있어서, 상기 절삭 공정에서는, 상기 필렛이, 상기 적층 칩의 적층 방향으로 뻗는 칩 접속부와, 상기 칩 접속부로부터 상기 기판의 상기 주면을 따르는 방향인 기판 방향으로 뻗는 기판 접속부에 형성되도록, 상기 필렛의 일부를 절삭하는, 반도체 장치의 제조 방법.
  13. 청구항 12에 있어서, 상기 절삭 공정에서는, 상기 칩 접속부의 상기 적층 칩과는 반대 측의 표면이 평면상으로 형성되도록, 상기 필렛의 일부를 절삭하는, 반도체 장치의 제조 방법.
  14. 청구항 12 또는 청구항 13에 있어서, 상기 절삭 공정에서는, 상기 기판 접속부의 상기 기판과는 반대 측의 표면이 평면상으로 형성되도록, 상기 필렛의 일부를 절삭하는, 반도체 장치의 제조 방법.
  15. 청구항 10 내지 청구항 14 중 어느 한 항에 있어서, 상기 기판의 상기 주면 및 상기 적층 칩을 수지로 밀봉하는 밀봉 공정을 더 구비하는, 반도체 장치의 제조 방법.

Description

반도체 장치, 및 반도체 장치의 제조 방법 본 개시는, 반도체 장치, 및 반도체 장치의 제조 방법에 관한 것이다. 종래, TSV(Through-Silicon Via) 등의 기술을 이용하여 기판의 주면(主面) 상에 복수의 반도체 칩을 적층한 반도체 장치를 제조하는 방법이 알려져 있다(예를 들면, 특허문헌 1, 2 참조). 이와 같은 방법에서는, 기판의 주면과 복수의 반도체 칩의 사이 및 복수의 반도체 칩의 사이에 필름상 접착제 등의 언더필재를 배치함으로써, 기판의 주면 상에, 복수의 반도체 칩을 적층한다. 도 1은 실시형태에 관한 반도체 장치를 나타내는 모식적인 단면도이다. 도 2는 실시형태에 관한 반도체 장치의 제조 방법을 설명하기 위한 모식적인 단면도이다. 도 3은 실시형태에 관한 반도체 장치의 제조 방법을 설명하기 위한 모식적인 단면도이다. 도 4는 실시형태에 관한 반도체 장치의 제조 방법을 설명하기 위한 모식적인 단면도이다. 도 5는 실시형태에 관한 반도체 장치의 제조 방법을 설명하기 위한 모식적인 단면도이다. 도 6은 실시형태에 관한 반도체 장치의 제조 방법을 설명하기 위한 모식적인 단면도이다. 도 7은 변형예의 반도체 장치를 나타내는 모식적인 단면도이다. 이하, 도면을 참조하면서 본 실시형태에 대하여 상세하게 설명한다. 이하의 설명에서는, 동일 또는 상당 부분에는 동일 부호를 붙이고, 중복되는 설명은 생략한다. 또, 도면의 치수 비율은 도시된 비율에 한정되는 것이 아니다. 본 명세서에 있어서 "층"이라는 용어는, 평면도로서 관찰했을 때에, 전체면에 형성되어 있는 형상의 구조에 더하여, 일부에 형성되어 있는 형상의 구조도 포함된다. 또, 본 명세서에 있어서 "공정"이라는 용어는, 독립적인 공정뿐만 아니라, 다른 공정과 명확하게 구별할 수 없는 경우이더라도 그 공정의 소기의 작용이 달성되면, 본 용어에 포함된다. 또, "~"를 이용하여 나타난 수치 범위는, "~"의 전후에 기재되는 수치를 각각 최솟값 및 최댓값으로서 포함하는 범위를 나타낸다. (반도체 장치) 도 1은, 실시형태에 관한 반도체 장치를 나타내는 모식적인 단면도이다. 도 1에 나타내는 바와 같이, 본 실시형태에 관한 반도체 장치(1)는, 기판(2)의 주면(2a) 상에 제1 적층 칩(3A) 및 제2 적층 칩(3B)이 각각 적층되어 구성되어 있다. 반도체 장치(1)는, 예를 들면, 프로세서 또는 메모리 등의 반도체 장치(반도체 패키지)이다. 프로세서는, 예를 들면, GPU(Graphics Processing Unit) 또는 CPU(Central Processing Unit) 등의 프로세서 유닛이어도 된다. 메모리는, 예를 들면, HBM(High Bandwidth Memory) 등의 메모리 유닛이어도 된다. 기판(2)은, 예를 들면, 인터포저 등의 실리콘 기판 또는 유기 기판, 리드 프레임 등의 금속 기판 등이어도 된다. 기판(2)의 주면(2a)에는, 복수의 전극(2b)이 형성되어 있다. 주면(2a)은, 기판(2)의 일방 측의 표면임과 함께, 복수의 전극(2b)이 형성되어 있는 표면이다. 전극(2b)은, 주면(2a)으로부터 주면(2a)과는 반대 측의 이면(2c)을 향하여 관통하는 실리콘 관통 전극(TSV: Through-Silicon Via)이어도 된다. 제1 적층 칩(3A)은, 기판(2)의 주면(2a) 상에 적층된 복수의 반도체 칩(30A)에 의하여 구성된다. 복수의 반도체 칩(30A)은, 서로 동일한 것이어도 되고, 서로 상이한 것이어도 된다. 본 실시형태에서는, 제1 적층 칩(3A)은, 제1 반도체 칩(31A), 제2 반도체 칩(32A), 및 제3 반도체 칩(33A)의 서로 동일한 3개의 반도체 칩에 의하여 구성되어 있다. 즉, 본 실시형태에서는, 복수의 반도체 칩(30A)은, 제1 반도체 칩(31A)과, 제2 반도체 칩(32A)과, 제3 반도체 칩(33A)에 의하여 구성된다. 제1 적층 칩(3A)에서는, 제1 반도체 칩(31A), 제2 반도체 칩(32A), 및 제3 반도체 칩(33A)이, 이 순서로 기판(2)의 주면(2a) 상에 적층되어 있다. 제1 반도체 칩(31A), 제2 반도체 칩(32A), 및 제3 반도체 칩(33A)의 각각(이하, 간단히 "반도체 칩(30A)"이라고도 한다)은, 제1 주면(30Aa) 및 제2 주면(30Ab)을 갖는다. 제1 주면(30Aa)은, 반도체 칩(30A)의 일방 측의 표면이며, 제2 주면(30Ab)은, 반도체 칩(30A)의 제1 주면(30Aa)과는 반대 측의 표면이다. 또, 제1 주면(30Aa)은, 반도체 칩(30A)의 기판(2) 측의 표면이며, 제2 주면(30Ab)은, 반도체 칩(30A)의 기판(2)과는 반대 측의 표면이다. 반도체 칩(30A)의 제1 주면(30Aa)에는, 복수의 전극(30Ac)이 형성되어 있고, 반도체 칩(30A)의 제2 주면(30Ab)에는, 복수의 전극(30Ad)이 형성되어 있다. 전극(30Ad)은, 전극(30Ad)과는 반대 측의 전극(30Ac)을 향하여 관통하는 TSV여도 된다. 그리고, 기판(2)의 주면(2a)에 형성된 복수의 전극(2b)과 제1 반도체 칩(31A)의 제1 주면(30Aa)에 형성된 복수의 전극(30Ac)의 사이에 범프(4A)가 배치되어 있고, 이 범프(4A)에 의하여 기판(2)과 제1 반도체 칩(31A)이 도통(導通)되어 있다. 또, 제1 반도체 칩(31A)의 제2 주면(30Bb)에 형성된 복수의 전극(30Ad)과 제2 반도체 칩(32A)의 제1 주면(30Ba)에 형성된 복수의 전극(30Ac)의 사이에 범프(4A)가 배치되어 있고, 이 범프(4A)에 의하여 제1 반도체 칩(31A)과 제2 반도체 칩(32A)이 도통되어 있다. 또, 제2 반도체 칩(32A)의 제2 주면(30Bb)에 형성된 복수의 전극(30Ad)과 제3 반도체 칩(33A)의 제1 주면(30Ba)에 형성된 복수의 전극(30Ac)의 사이에 범프(4A)가 배치되어 있고, 이 범프(4A)에 의하여 제2 반도체 칩(32A)과 제3 반도체 칩(33A)이 도통되어 있다. 기판(2)의 주면(2a)과 복수의 반도체 칩(30A)의 사이 및 복수의 반도체 칩(30A)의 사이에는, 제1 고정층(5A)이 배치되어 있다. 즉, 기판(2)의 주면(2a)과 제1 반도체 칩(31A)의 제1 주면(30Aa)의 사이, 제1 반도체 칩(31A)의 제2 주면(30Ab)과 제2 반도체 칩(32A)의 제1 주면(30Aa)의 사이, 및 제2 반도체 칩(32A)의 제2 주면(30Ab)과 제3 반도체 칩(33A)의 제1 주면(30Aa)의 사이의 각각에, 제1 고정층(5A)이 배치되어 있다. 제1 고정층(5A)은, 기판(2) 및 복수의 반도체 칩(30A)을 각각 접속(고정)하는 것이다. 제1 고정층(5A)은, 반도체 장치(1)의 제조 시에 기판(2)의 주면(2a)과 복수의 반도체 칩(30A)의 사이 및 복수의 반도체 칩(30A)의 사이에 배치된 언더필재의 경화물이다. 언더필재 및 제1 고정층(5A)의 소재는, 특별히 한정되는 것은 아니지만, 예를 들면, 에폭시 수지 등의 열경화성 수지이다. 또한, 제1 고정층(5A)은, 기판(2) 및 복수의 반도체 칩(30A)의 도통을 확보하기 위하여, 기판(2)의 주면(2a)과 복수의 반도체 칩(30A)의 사이 및 복수의 반도체 칩(30A)의 사이에 있어서, 범프(4A)를 덮도록 배치되어 있다. 그리고, 기판(2)의 주면(2a)과 복수의 반도체 칩(30A)의 사이 및 복수의 반도체 칩(30A)의 사이로부터, 제1 고정층(5A)으로부터 뻗는 제1 필렛(6A)이 밀려 나와 있다. 즉, 제1 필렛(6A)은, 기판(2)의 주면(2a)과 복수의 반도체 칩(30A)의 사이 및 복수의 반도체 칩(30A)의 사이로부터 밀려 나오도록, 제1 고정층(5A)으로부터 뻗어 있다. 제1 필렛(6A)은, 반도체 장치(1)의 제조 시에 기판(2)의 주면(2a)과 복수의 반도체 칩(30A)의 사이 및 복수의 반도체 칩(30A)의 사이로부터 밀려 나온 언더필재의 경화물이다. 제1 필렛(6A)은, 기판(2)의 주면(2a)과 제1 적층 칩(3A)의 단면(3Aa)에 접속되어 있다. 제1 적층 칩(3A)의 단면(3Aa)은, 복수의 반도체 칩(30A)(제1 반도체 칩(31A), 제2 반도체 칩(32A), 및 제3 반도체 칩(33A))의 단면이다. 제1 필렛(6A)이 기판(2)의 주면(2a)과 제1 적층 칩(3A)의 단면(3Aa)에 접속되어 있다는 것은, 제1 필렛(6A)이, 기판(2)의 주면(2a)에 고정되어 있음과 함께, 제1 적층 칩(3A)의 단면(3Aa)에 고정되어 있는 것을 의미한다. 제1 필렛(6A)은, 반도체 장치(1)의 제조 시에, 기판(2)의 주면(2a)과 복수의 반도체 칩(30A)의 사이 및 복수의 반도체 칩(30A)의 사이로부터 밀려 나온 언더필재가, 기판(2)의 주면(2a)과 제1 적층 칩(3A)의 단면(3Aa)에 접촉한 상태에서 경화된 것이다. 제1 필렛(6A)은, 제1 적층 칩(3A)의 적층 방향(D1)으로 뻗는 제1 칩 접속부(61A)와, 제1 칩 접속부(61A)로부터 기판(2)의 주면(2a)을 따르는 방향인 기판 방향(D2)으로 뻗는 제1 기판 접속부(62A)를 갖고 있다. 본 실시형태에서는, 제1 필렛(6A)은, 제1 칩 접속부(61A) 및 제1 기판 접속부(62A)에 의하여 구성(형성)되어 있다. 제1 적층 칩(3A)의 적층 방향(D1)은, 기판(2)의 주면(2a)에 수직인 방향 또는 기판 방향(D2)과 수직인 방향이기도 하다. 이 때문에, 제1 필렛(6A)은, 제1 칩 접속부(61A) 및 제1 기판 접속부(62A)에 의하여, 단면(斷面) L자상으로 형성되어 있다. 제1 칩 접속부(61A)의 제1 적층 칩(3A)과는 반대 측의 표면(61Aa)은, 평면상으로 형성되어 있다. 또, 제1 기판 접속부(62A)의 기판(2)의 주면(2a)과는 반대 측의 표면(62Aa)은, 평면상으로 형성되어 있다. 제1 칩 접속부(61A)의 표면(61Aa)은, 제1 적층 칩(3A)의 적층 방향(D1)으로 뻗는 면이다. 제1 기판 접속부(62A)의 표면(62Aa)은, 기판 방향(D2)으로 뻗는 면이다. 기판 방향(D2)에 있어서의 제1 칩 접속부(61A)의 최대 두께는, 예를 들면, 5μm 이상 300μm 이하, 10μm