KR-20260061390-A - Phase-Change Memory Device Based on 3D Structural Confinement Using 2D Nanomaterial Liners within Through-Channel Holes

Abstract

본 발명은 관통 채널홀(201a)을 구비하는 절연층(201)에서, 상기 채널홀(201a)의 내측벽 및 저면을 따라 2차원 나노 물질층(210)을 라이너 형태로 형성하고, 그위에 상변화부(301)를 충진하는 구성의 상변화 메모리 소자에 관한 것이다. 상기 2차원 나노 물질층(210)은 극단적 열전도율 이방성(면외/면내 비 1/1,000 이하)을 이용한 3차원 구조적 구속 배리어로 기능하여, 상변화부(301)에서 발생하는 줄 열을 채널홀 내부에 입체적으로 가두어 RESET 전류를 현저히 저감한다. 또한 원자 단위 두께의 2차원 나노 물질은 전극 원자 확산 방지, 선택 소자 겸용, 열전기 모니터링, 게터 기능, 위상 전환에 의한 능동적 열 제어 등 다중 기능을 단일 라이너 구조로 제공한다.

Inventors

• 안범주

Assignees

• 안범주

Dates

Publication Date

20260506

Application Date

20260416

Claims (1)

1. 하부 전극; 상기 하부 전극 상에 형성되며, 상기 하부 전극의 일부를 노출시키는 관통 채널홀(Channel Hole)을 구비하는 절연층; 상기 관통 채널홀의 내측벽(Inner Sidewall) 및 저면(Bottom Surface) 중 적어도 어느 하나를 따라 라이너(Liner) 형태로 형성되는 2차원 나노 물질층; 및 상기 2차원 나노 물질층 상에서 상기 관통 채널홀의 내부를 충진하도록 형성되는 상변화부;를 포함하며, 상기 2차원 나노 물질층은 상기 상변화부에서 발생하는 열을 상기 관통 채널홀 내부에 입체적으로 가두는 3차원 구조적 구속(3D Structural Confinement) 배리어로 기능하는 것을 특징으로 하는 상변화 메모리 소자.

Description

관통 채널홀 내 2차원 나노 물질 라이너를 이용한 3차원 구조적 구속 기반 상변화 메모리 소자{Phase-Change Memory Device Based on 3D Structural Confinement Using 2D Nanomaterial Liners within Through-Channel Holes} 본 발명은 상변화 메모리(Phase Change Memory, PCM) 소자에 관한 것으로, 더욱 상세하게는 절연층에 형성된 관통 채널홀(channel hole)의 내측벽(inner sidewall) 및 저면(bottom surface)을 따라 2차원 나노 물질층(two-dimensional nanomaterial layer)을 라이너(liner) 형태로 배치하고, 이 2차원 나노 물질층이 상변화부(phase-change portion)에서 발생하는 줄 열(Joule heat)을 채널홀 내부에 입체적으로 가두는 3차원 구조적 구속(3D structural confinement) 배리어로 기능하도록 구성함으로써, 프로그래밍 에너지 효율과 소자 신뢰성을 동시에 향상시킨 상변화 메모리 소자에 관한 것이다. 상변화 메모리(PCM)는 칼코게나이드계(chalcogenide) 물질이 결정 상태와 비정질 상태 사이를 가역적으로 전환하는 성질을 이용하는 비휘발성 메모리 소자이다. 결정 상태와 비정질 상태는 전기 저항이 수 자릿수 이상 차이나기 때문에 이 두 상태를 0과 1에 대응시켜 데이터를 저장할 수 있다. 대표적인 상변화 물질로는 게르마늄·안티몬·텔루르 삼원계 화합물인 Ge₂Sb₂Te5(이하 GST라 한다)가 널리 사용되고 있으며, 이 물질은 약 630℃의 용융 온도와 약 150℃의 결정화 온도를 가진다. 종래의 PCM 소자는 도 1에 도시된 바와 같이 머쉬룸형(mushroom type) 구조를 기본으로 하여, 기판 위에 하부 전극을 형성하고 그 위에GST 등의 상변화 물질을 적층한 뒤 상부 전극으로 마무리하는 구성을 취하고 있었다. 이 경우 하부 전극과 상변화 물질 사이의 접촉 면적을 줄여 프로그래밍에 관여하는 상변화 활성 부피(active volume)를 한정함으로써 소비 전력을 낮추는 방향으로 소자 설계가 발전하였다. 그러나 머쉬룸형 구조는 상변화 물질과 하부 전극 사이의 수평 계면(horizontal interface) 하나만이 열 경로를 제한하는 역할을 하기 때문에, 상변화 동작 중 발생하는 줄 열이 상변화 물질의 측면 및 상면 방향으로 자유롭게 누설되는 문제가 있었다. 이로 인해 비교적 많은 양의 전류를 인가해야 충분한 온도를 달성할 수 있었으며, 결과적으로 높은 RESET 전류(I_RESET)가 PCM 기술 상용화의 병목이 되어 왔다. 이를 개선하기 위한 방안으로 도 2에 도시된 바와 같이 절연층에 관통 채널홀을 형성하고 그 내부에 상변화 물질을 충진하는 채널홀형 PCM 구조가 개발되었다. 이 구조는 절연층 자체가 채널홀 외부로의 열 확산을 어느 정도 억제하지만, 절연층으로 사용되는 SiO₂ 또는 Si₃N₄는 상변화 물질보다 열전도율이 낮지 않은 경우도 많아 열 누설 억제 효과가 제한적이었다. 또한, SiO₂Si₃N₄는 면내(in-plane) 방향과 면외(cross-plane) 방향의 열전도율이 실질적으로 동일한 등방성(isotropic) 물질이어서, 채널홀의 기하학적 구조를 활용한 방향성 있는 열 격리를 구현할 수 없었다. 한편, 2015년 Ahn et al.이 보고한 바와 같이 GST와 텅스텐(W) 하부 전극 사이에 그래핀 단층을 수평 계면 배리어로 삽입하면 RESET 전류를 약 40% 저감할 수 있음이 알려졌다. 이 연구는 2차원 나노 물질이 PCM 소자에서 열적 계면 배리어로서 탁월한 성능을 발휘할 수 있음을 최초로 실증한 것이지만, 그래핀을 오로지 수평 계면(하부 전극과 GST 사이의 1차원적 접합)에만 삽입하는 구성에 그쳤으며, 채널홀 구조의 3차원 기하학적 이점을 활용하여 열을 입체적으로 가두는 개념에는 도달하지 못하였다. 또한, SiO₂Si₃N₄와 같은 종래의 열절연 라이너는 전기 절연체로서 CMOS 공정 호환성이 높다는 장점이 있으나, 두께가 증가할수록 전기 저항이 함께 증가하여 프로그래밍 전류 경로에 장애를 초래하는 상충(trade-off) 관계가 존재하였다. 반면, 2차원 나노 물질은 원자 단위의 초박막 두께에서도 면외 방향의 열전도율을 현저히 낮출 수 있어 전기저항 증가를 최소화하면서 열 차단 효과를 극대화할 수 있는 잠재력을 가지고 있으나, 이를 채널홀 내측벽과 저면에 동시에 적용하여 3차원 구조적 열 구속을 달성하는 구성은 종래에 개시된 바 없었다. 해결하려는 과제 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 절연층에 형성된 관통 채널홀의 내측벽 및 저면을 따라 2차원 나노 물질층을 라이너 형태로 형성함으로써, 2차원 나노 물질 고유의 극단적 열전도율 이방성을 채널홀의 3차원 기하 구조와 결합하여 상변화부에서 발생하는 줄 열을 채널홀 내부에 입체적으로 구속하는 상변화 메모리 소자를 제공하는 것을 목적으로 한다. 본 발명의 다른 목적은 2차원 나노 물질층이 열 배리어 기능과 전극 물질 원자의 확산 방지 기능을 동시에 수행함으로써, 반복 프로그래밍 동작 시 발생하는 상변화부의 조성 변화(elemental segregation)를 억제하고 소자의 내구성(endurance)과 데이터 보존 특성(retention)을 향상시키는 상변화 메모리 소자를 제공하는 것이다. 본 발명의 또 다른 목적은 2차원 나노 물질층의 종류, 층수, 위치별 배치 및 결정 방향 정렬 등을 설계 변수로 활용하여 프로그래밍 에너지, RESET 전류, 활성 영역의 공간적 위치 등 소자 특성을 능동적으로 제어할 수 있는 상변화 메모리 소자를 제공하는 것이다. 과제의 해결 수단 상기 목적을 달성하기 위하여 본 발명에 따른 상변화 메모리 소자는, 하부 전극; 상기 하부 전극 상에 형성되며 상기 하부 전극의 일부를 노출시키는 관통 채널홀을 구비하는 절연층; 상기 관통 채널홀의 내측벽 및 저면 중 적어도 어느 하나를 따라 라이너 형태로 형성되는 2차원 나노 물질층; 및 상기 2차원 나노 물질층 상에서 상기 관통 채널홀의 내부를 충진하도록 형성되는 상변화부를 포함하며, 상기 2차원 나노 물질층은 상기 상변화부에서 발생하는 열을 상기 관통 채널홀 내부에 입체적으로 가두는 3차원 구조적 구속 배리어로 기능하는 것을 특징으로 한다. 바람직하게는, 상기 2차원 나노 물질층은 그래핀(Graphene), 육방정계 질화붕소(h-BN), 이황화몰리브덴(MoS₂), 이황화텅스텐(WS₂) 및 이텔루르화텅스텐(WTe₂) 중 적어도 하나를 포함하며, 면외(cross-plane) 방향의 열전도율이 면내(in-plane) 방향의 열전도율의 1/1,000 이하인 것을 특징으로 한다. 바람직하게는, 상기 2차원 나노 물질층은 1층 이상 10층 이하의 단원자층이 적층된 구조를 가지며, 층수에 따라 상기 상변화부와 상기 절연층 사이의 계면 열경계저항(Thermal Boundary Resistance, TBR)이 조절되어 RESET 전류 밀도가 제어되는 것을 특징으로 한다. 바람직하게는, 상기 2차원 나노 물질층은 상기 관통 채널홀의 저면에 배치되며 전기 전도성을 갖는 반금속성의 제1 2차원 나노 물질층과, 상기 관통 채널홀의 내측벽에 배치되며 전기 절연성을 갖는 부도체성의 제2 2차원 나노 물질층을 포함하는 반데르발스 헤테로구조(van der Waals heterostructure)로 구성되는 것을 특징으로 한다. 바람직하게는, 상기 2차원 나노 물질층은 상기 관통 채널홀의 내측벽에만 또는 저면에만 선택적으로 형성되어, 상기 상변화부에서 발생하는 줄 열의 수직 방향 또는 수평 방향 중 어느 하나로의 우선적 유도(preferential heat channeling)를 통해 활성 영역(active volume)의 공간적 위치를 제어하는 것을 특징으로 한다. 바람직하게는, 상기 2차원 나노 물질층은 상기 관통 채널홀의 저면으로부터 상부 개구부 방향으로 갈수록 층수가 감소하는 두께 구배(thickness gradient) 구조를 가지며, 이로 인해 상기 상변화부 내에 수직 방향의 열저항 구배가 형성되어 상변화 활성 영역이 상기 관통 채널홀의 하부에 집중되도록 공간적으로 한정되는 것을 특징으로 한다. 바람직하게는, 상기 2차원 나노 물질층은 상기 관통 채널홀의 내측벽 면에 대하여 결정 격자면(basal plane)이 실질적으로 평행하게 정렬되도록 형성되어, 상기 내측벽에 수직한 방향으로의 면외 열전도율이 최소화되고 상기 상변화부에서 발생하는 열이 상기 관통 채널홀의 수직 축방향으로만 우선적으로 전달되도록 열 흐름의 방향성이 제어되는 것을 특징으로 한다. 바람직하게는, 상기 2차원 나노 물질층은 인가 전압에 따라 비선형 전류-전압 특성(nonlinear I-V characteristic)을 나타내는 2차원 반도체 물질을 포함하며, 문턱 전압 이하에서는 고저항 상태를 유지하여 누설 전류를 억제하는 선택 소자(selector)로 기능하고 문턱 전압 초과 시 저저항 상태로 전환되어 프로그래밍 전류 인가를 허용하는 것을 특징으로 한다. 바람직하게는, 상기 2차원 나노 물질층은 상기 상변화부의 상변화 동작 시 발생하는 국부적 온도 구배에 의해 제벡 전압(Seebeck voltage)을 생성하는 열전기적(thermoelectric) 특성을 가지며, 상기 제벡 전압을 검출함으로써 상기 상변화부의 상 상태를 비파괴적으로 실시간 모니터링하는 것을 특징으로 한다. 바람직하게는, 상기 2차원 나노 물질층은 상기 상변화부의 반복 프로그래밍 동작 시 발생하는 칼코게나이드 구성 원소의 기화 물질을 흡착·포집하는 게터(getter) 기능을 수행하여 상기 상변화부의 조성 변화 및 저항 드리프트(resistance drift)를 억제하는 것을 특징으로 한다. 바람직하게는, 상기 2차원 나노 물질층은 인가되는 전기 신호에 의해 결정 위상이 가역적으로 전환되는 위상 변화성 2차원 나노 물질을 포함하며, 상기 결정 위상 전환에 의해 상기 관통 채널홀 내의 계면 열경계저항이 능동적으로 조절되어 상기 상변화부의 프로그래밍 에너지가 동적으로 제