KR-20260061453-A - DISPLAY PANEL, DRIVING METHOD, AND DISPLAY DEVICE

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Abstract

본 발명은 표시 패널, 구동 방법 및 표시 장치에 관한 것이다. 여기서, 표시 패널은 베이스 기판(1000), 복수의 서브 픽셀(spx), 복수의 구동선, 복수의 데이터선,게이트 구동 회로(01)를 포함하고, 복수의 클록 신호선 및 클록 신호선의 연장 방향(F1)을 따라 순차적으로 배열된 복수의 시프트 레지스터 유닛(SR2n-3, SR2n-2, SR2n-1, SR2n, SR2n+1, SR2n+2, SR2n+3, SR2n+4)을 포함하고, 복수의 클록 신호선은 복수의 클록 신호선 그룹으로 분할되고, 복수의 시프트 레지스터 유닛(SR2n-3, SR2n-2, SR2n-1, SR2n, SR2n+1, SR2n+2, SR2n+3, SR2n+4)은 복수의 레지스터 유닛 그룹으로 분할되고, 동일한 레지스터 유닛 그룹의 시프트 레지스터 유닛은 캐스케이드 연결되고, 클록 신호선의 연장 방향(F1)을 따라 인접하는 2개의 시프트 레지스터 유닛(SR2n-3, SR2n-2, SR2n-1, SR2n, SR2n+1, SR2n+2, SR2n+3, SR2n+4)은 상이한 레지스터 유닛 그룹에 위치하고, 하나의 레지스터 유닛 그룹은 하나의 클록 신호선 그룹에 대응하고, 입력 트랜지스터(M1)의 게이트는 대응하는 클록 신호선 그룹의 하나의 클록 신호선에 전기적으로 연결되고, 입력 트랜지스터(M1)의 제2 전극은 출력 트랜지스터(M3)의 게이트에 전기적으로 연결되며, 출력 트랜지스터(M3)의 제2 전극은 대응하여 적어도 하나의 구동선에 전기적으로 연결된다.

Inventors

팡, 위첸
샤오, 윈성
칭, 하이강
왕, 먀오
장, 탸오메이
왕, 멍치

Assignees

보에 테크놀로지 그룹 컴퍼니 리미티드
청두 비오이 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드

Dates

Publication Date: 20260506
Application Date: 20200428

Claims (17)

표시 패널에 있어서, 게이트 구동 회로를 포함하고, 상기 게이트 구동 회로는 복수의 클록 신호선, 및 상기 클록 신호선의 연장 방향을 따라 순차적으로 배열된 복수의 시프트 레지스터 유닛을 포함하고, 상기 복수의 클록 신호선은 복수의 클록 신호선 그룹으로 분할되고, 상기 복수의 시프트 레지스터 유닛은 복수의 레지스터 유닛 그룹으로 분할되고, 동일한 상기 레지스터 유닛 그룹의 각 상기 시프트 레지스터 유닛은 캐스케이드 연결되고, 상기 클록 신호선의 연장 방향을 따라 인접하는 2개의 시프트 레지스터 유닛은 상이한 레지스터 유닛 그룹에 위치하고, 상이한 상기 레지스터 유닛 그룹은 상이한 상기 클록 신호선 그룹에 대응하고, 각각의 상기 시프트 레지스터 유닛은 입력 트랜지스터와 출력 트랜지스터를 포함하고, 상기 입력 트랜지스터의 게이트는 대응되는 상기 클록 신호선 그룹의 하나의 클록 신호선에 전기적으로 연결되고, 상기 입력 트랜지스터의 제1 전극은 입력 신호 단자에 전기적으로 연결되고, 상기 입력 트랜지스터의 제2 전극은 상기 출력 트랜지스터의 게이트에 전기적으로 연결되며, 상기 출력 트랜지스터의 제2 전극은 대응되는 적어도 하나의 구동선에 전기적으로 연결되며, 상기 표시 패널은, 반도체층 - 베이스 기판에 위치하고, 상기 반도체층은 상기 입력 트랜지스터의 활성층 및 상기 출력 트랜지스터의 활성층을 포함하고, 상기 활성층은 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이에 위치하는 채널 영역을 포함함 - ； 게이트 절연층 - 상기 베이스 기판으로부터 멀어지는 상기 반도체층의 일 측에 위치함 - ； 제1 도전층 - 상기 베이스 기판으로부터 멀어지는 상기 게이트 절연층의 일 측에 위치하고, 상기 제1 도전층은 상기 복수의 구동선, 복수의 제1 연결선, 복수의 제2 연결선, 상기 입력 트랜지스터의 게이트 및 상기 출력 트랜지스터의 게이트를 포함하고, 하나의 상기 시프트 레지스터 유닛은 적어도 하나의 상기 제1 연결선 및 적어도 하나의 상기 제2 연결선에 대응함 - ； 제1 절연층 - 상기 베이스 기판으로부터 멀어지는 상기 제1 도전층의 일 측에 위치함 - ； 및 제2 도전층 - 상기 베이스 기판으로부터 멀어지는 상기 제1 절연층의 일 측에 위치하고, 상기 제2 도전층은 상기 복수의 데이터선, 상기 복수의 클록 신호선 및 복수의 제1 접속부( )를 포함하는 표시 패널.
제1항에 있어서, 표시 영역 및 비표시 영역을 포함하는 베이스 기판을 더 포함하고, 여기서, 상기 표시 영역은 복수의 서브 픽셀 - 복수의 행 및 복수의 열을 따라 매트릭스로 배열됨 - ; 복수의 구동선 - 하나의 행의 상기 서브 픽셀은 대응되는 적어도 하나의 상기 구동선에 전기적으로 연결됨 - ；및 복수의 데이터선 - 하나의 열의 상기 서브 픽셀은 대응되는 적어도 하나의 상기 데이터선에 전기적으로 연결됨 - ; 을 포함하고, 상기 비표시 영역은 상기 게이트 구동 회로를 포함하고, 하나의 상기 제1 접속부는 하나의 상기 출력 트랜지스터의 활성층의 소스 영역에 전기적으로 연결되고, 상기 제2 도전층은 제1 전원선을 더 포함하며, 하나의 상기 시프트 레지스터 유닛 및 상기 시프트 레지스터 유닛에 대응하는 상기 클록 신호선 그룹에 대해, 상기 제1 연결선의 일단은 상기 시프트 레지스터 유닛의 입력 트랜지스터의 게이트에 전기적으로 직접 연결되고, 상기 제1 연결선의 타단은 제1 비아 홀을 통해 상기 클록 신호선 그룹의 하나의 클록 신호선에 전기적으로 연결되고, 상기 제2 연결선의 일단은 제2 비아 홀을 통해 상기 제1 접속부에 전기적으로 연결되고, 상기 제2 연결선의 타단은 제3 비아 홀을 통해 상기 클록 신호선 그룹의 다른 클록 신호선 또는 제1 전원선에 전기적으로 연결되고； 상기 제1 비아 홀, 상기 제2 비아 홀 및 상기 제3 비아 홀은 상기 제1 절연층을 관통하며 간격을 두고 배열되는 표시 패널.
제2항에 있어서, 상기 복수의 클록 신호선은 2개의 클록 신호선 그룹으로 분할되고, 상기 2개의 클록 신호선 그룹은 제1 클록 신호선 그룹 및 제2 클록 신호선 그룹을 포함하고, 여기서, 상기 제1 클록 신호선 그룹은 제1 클록 신호선 및 제2 클록 신호선을 포함하고, 상기 제2 클록 신호선 그룹은 제3 클록 신호선 및 제4 클록 신호선을 포함하며; 상기 복수의 시프트 레지스터 유닛은 2개의 레지스터 유닛 그룹으로 분할되고, 상기 2개의 레지스터 유닛 그룹은 제1 레지스터 유닛 그룹 및 제2 레지스터 유닛 그룹을 포함하고, 여기서, 상기 제1 레지스터 유닛 그룹은 상기 클록 신호선의 연장 방향을 따라 순차적으로 배열된 홀수 번째 시프트 레지스터 유닛을 포함하고, 제2 레지스터 유닛 그룹은 상기 클록 신호선의 연장 방향을 따라 순차적으로 배열된 짝수 번째 시프트 레지스터 유닛을 포함하며； 상기 제1 레지스터 유닛 그룹에서 캐스케이드 연결된 복수의 시프트 레지스터 유닛에 대해, 홀수 번째 스테이지 시프트 레지스터 유닛의 입력 트랜지스터의 게이트는 대응하는 제1 연결선을 통해 상기 제1 클록 신호선에 전기적으로 연결되고, 상기 홀수 번째 스테이지 시프트 레지스터 유닛의 출력 트랜지스터의 제1 전극은 대응하는 제2 연결선을 통해 상기 제2 클록 신호선 또는 제1 전원선에 전기적으로 연결되고, 짝수 번째 스테이지 시프트 레지스터 유닛의 입력 트랜지스터의 게이트는 대응하는 제1 연결선을 통해 상기 제2 클록 신호선에 전기적으로 연결되고, 상기 짝수 번째 스테이지 시프트 레지스터 유닛의 출력 트랜지스터의 제1 전극은 대응하는 제2 연결선을 통해 상기 제1 클록 신호선 또는 제1 전원선에 전기적으로 연결되며； 상기 제2 레지스터 유닛 그룹에서 캐스케이드 연결된 복수의 시프트 레지스터 유닛에 대해, 홀수 번째 스테이지 시프트 레지스터 유닛의 입력 트랜지스터의 게이트는 대응하는 제1 연결선을 통해 상기 제3 클록 신호선에 전기적으로 연결되고, 상기 홀수 번째 스테이지 시프트 레지스터 유닛의 출력 트랜지스터의 제1 전극은 대응하는 제2 연결선을 통해 상기 제4 클록 신호선 또는 제1 전원선에 전기적으로 연결되고, 상기 짝수 번째 스테이지 시프트 레지스터 유닛의 입력 트랜지스터의 게이트는 대응하는 제1 연결선을 통해 상기 제4 클록 신호선에 전기적으로 연결되고, 상기 짝수 번째 스테이지 시프트 레지스터 유닛의 출력 트랜지스터의 제1 전극은 대응하는 제2 연결선을 통해 상기 제3 클록 신호선 또는 제1 전원선에 전기적으로 연결되는 표시 패널.
제3항에 있어서, 각각의 상기 시프트 레지스터 유닛은 전압 레귤레이터 트랜지스터를 더 포함하고, 여기서, 상기 입력 트랜지스터의 제2 전극은 상기 전압 레귤레이터 트랜지스터의 제1 전극에 전기적으로 연결되고, 상기 전압 레귤레이터 트랜지스터의 제2 전극은 상기 출력 트랜지스터의 게이트에 전기적으로 연결되며; 상기 제2 도전층은 제1 전원선을 더 포함하고, 각 상기 전압 레귤레이터 트랜지스터의 게이트는 제4 비아 홀을 통해 상기 제1 전원선에 전기적으로 연결되며, 여기서, 상기 제4 비아 홀은 상기 제1 절연층을 관통하는 표시 패널.
제4항에 있어서, 동일한 상기 게이트 구동 회로에서, 상기 입력 트랜지스터의 상기 베이스 기판 상의 정투영 (正投影)은 상기 제1 전원선의 상기 베이스 기판 상의 정투영과 상기 복수의 클록 신호선의 상기 베이스 기판 상의 정투영 사이에 위치하고； 상기 전압 레귤레이터 트랜지스터의 상기 베이스 기판 상의 정투영은 상기 복수의 클록 신호선의 상기 베이스 기판 상의 정투영으로부터 멀어지는 상기 제1 전원선의 상기 베이스 기판 상의 정투영의 일 측에 위치하고； 상기 출력 트랜지스터의 상기 베이스 기판 상의 정투영은 상기 제1 전원선의 상기 베이스 기판 상의 정투영으로부터 멀어지는 상기 전압 레귤레이터 트랜지스터의 상기 베이스 기판 상의 정투영의 일 측에 위치하는 표시 패널.
제3항에 있어서, 상기 시프트 레지스터 유닛은 제1 제어 트랜지스터 및 제2 제어 트랜지스터를 더 포함하고; 상기 반도체층은 상기 제1 제어 트랜지스터의 활성층 및 상기 제2 제어 트랜지스터의 활성층을 더 포함하고; 상기 제1 도전층은 상기 제1 제어 트랜지스터의 게이트 및 상기 제2 제어 트랜지스터의 게이트를 더 포함하고; 상기 제2 도전층은 제2 전원선, 복수의 제2 접속부, 및 복수의 제3 접속부를 더 포함하고, 여기서, 하나의 상기 제2 접속부는 하나의 상기 제1 제어 트랜지스터에 대응하고, 하나의 상기 제3 접속부는 하나의 상기 제2 제어 트랜지스터에 대응하며； 상기 표시 패널은 제4 도전층 - 상기 제1 절연층과 상기 제2 도전층 사이에 위치하고, 상기 제4 도전층은 복수의 제1 도전부를 포함하고, 여기서, 하나의 상기 제1 도전부는 하나의 상기 제2 제어 트랜지스터에 대응함 - ； 및 제3 절연층 - 상기 제4 도전층과 상기 제2 도전층 사이에 위치함 - ； 을 더 포함하고, 상기 제1 제어 트랜지스터의 게이트는 대응하는 제1 연결선에 전기적으로 직접 연결되고, 상기 제1 제어 트랜지스터의 활성층의 소스 영역은 제5 비아 홀을 통해 상기 제1 전원선에 전기적으로 연결되고, 상기 제1 제어 트랜지스터의 활성층의 드레인 영역은 대응하는 상기 제2 접속부를 통해 상기 제2 제어 트랜지스터의 게이트에 전기적으로 연결되며, 여기서, 상기 제5 비아 홀은 상기 제1 절연층 및 상기 제3 절연층을 관통하며; 상기 제2 제어 트랜지스터의 활성층의 소스 영역은 제6비아 홀을 통해 대응하는 상기 제3 접속부의 일단에 전기적으로 연결되고, 상기 제3 접속부의 타단은 제7비아 홀을 통해 대응하는 상기 제1 도전부의 일단에 전기적으로 연결되고, 상기 제1 도전부의 타단은 제8비아 홀을 통해 상기 제2 전원선에 전기적으로 연결되고, 상기 제2 제어 트랜지스터의 활성층의 드레인 영역은 상기 출력 트랜지스터의 활성층의 드레인 영역과 공유되며, 여기서, 상기 제6비아 홀은 상기 제1 절연층 및 상기 제3 절연층을 관통하고, 상기 제7비아 홀 및 상기 제8비아 홀은 상기 제3 절연층을 관통하는 표시 패널.
제6항에 있어서, 상기 제2 전원선의 상기 베이스 기판 상의 정투영은 상기 복수의 클록 신호선의 상기 베이스 기판 상의 정투영과 상기 게이트 구동 회로의 상기 베이스 기판 상의 정투영 사이에 위치하고； 상기 시프트 레지스터 유닛에서, 상기 제1 제어 트랜지스터의 상기 베이스 기판 상의 정투영은 상기 입력 트랜지스터의 상기 베이스 기판 상의 정투영과 상기 제1 전원선의 상기 베이스 기판 상의 정투영 사이에 위치하고； 상기 시프트 레지스터 유닛에서, 상기 제2 제어 트랜지스터의 상기 베이스 기판 상의 정투영은 상기 제1 전원선의 상기 베이스 기판 상의 정투영으로부터 멀어지는 상기 입력 트랜지스터의 상기 베이스 기판 상의 정투영의 일 측에 위치하는 표시 패널.
제7항에 있어서, 상기 시프트 레지스터 유닛에서, 상기 출력 트랜지스터의 활성층과 상기 제2 제어 트랜지스터의 활성층은 일체형 구조로 배치되는 표시 패널.
제6항에 있어서, 상기 시프트 레지스터 유닛은 제1 커패시터 및 제2 커패시터를 더 포함하고, 여기서, 상기 제1 커패시터의 제1 전극은 상기 제2 전원선에 전기적으로 연결되고, 상기 제1 커패시터의 제2 전극은 상기 제2 제어 트랜지스터의 게이트에 전기적으로 연결되고, 상기 제2 커패시터의 제1 전극은 상기 출력 트랜지스터의 제2 전극에 전기적으로 연결되고, 상기 제2 커패시터의 제2 전극은 상기 출력 트랜지스터의 게이트에 전기적으로 연결되며; 상기 제4 도전층은 복수의 제2 도전부를 더 포함하고, 여기서, 하나의 상기 제2 도전부는 하나의 상기 출력 트랜지스터에 대응하고； 상기 제1 도전부의 상기 베이스 기판 상의 정투영과 상기 제2 제어 트랜지스터의 게이트의 상기 베이스 기판 상의 정투영은 중첩 영역을 가지며, 상기 제1 도전부는 상기 제1 커패시터의 제1 전극으로 사용되고, 상기 제2 제어 트랜지스터의 게이트는 상기 제1 커패시터의 제2 전극으로 사용되며； 상기 제2 도전부의 상기 베이스 기판 상의 정투영과 대응하는 상기 출력 트랜지스터의 게이트의 상기 베이스 기판 상의 정투영은 중첩 영역을 가지며, 상기 제2 도전부는 상기 제2 커패시터의 제1 전극으로 사용되고, 상기 출력 트랜지스터의 게이트는 상기 제2 커패시터의 제2 전극으로 사용되는 표시 패널.
제9항에 있어서, 상기 제2 제어 트랜지스터의 게이트의 상기 베이스 기판 상의 정투영은 상기 제1 도전부의 상기 베이스 기판 상의 정투영을 커버하는 표시 패널.
제10항에 있어서, 상기 제2 제어 트랜지스터의 게이트의 상기 베이스 기판 상의 정투영과 상기 제1 도전부의 상기 베이스 기판 상의 정투영은 각각 상기 제1 전원선의 상기 베이스 기판 상의 정투영과 중첩 영역을 가지는 표시 패널.
제6항에 있어서, 상기 제8비아 홀의 상기 베이스 기판 상의 정투영은 상기 제1 전원선 및 상기 제2 전원선의 상기 베이스 기판 상의 정투영 사이에 위치하고, 상기 제7비아 홀의 상기 베이스 기판 상의 정투영은 상기 제1 전원선의 상기 베이스 기판 상의 정투영과 상기 제2 제어 트랜지스터의 활성층의 상기 베이스 기판 상의 정투영 사이에 위치하는 표시 패널.
제2항에 있어서, 상기 표시 패널은 제2 절연층 - 상기 베이스 기판으로부터 멀어지는 상기 제2 도전층의 일 측에 위치함 - ； 및 제3 도전층 - 상기 베이스 기판으로부터 멀어지는 상기 제2 절연층의 일 측에 위치하고, 상기 제2 도전층은 적어도 하나의 보조선( )을 포함함 - ； 을 더 포함하고, 하나의 상기 보조선은 적어도 하나의 제9비아 홀을 통해 하나의 상기 클록 신호선에 전기적으로 연결되고, 상기 제9비아 홀은 상기 제2 절연층을 관통하는 표시 패널.
제13항에 있어서, 상기 클록 신호선의 상기 베이스 기판 상의 정투영은 해당 클록 신호선에 연결된 보조선의 상기 베이스 기판 상의 정투영을 커버하는 표시 패널.
제1항 내지 제14항 중 어느 한 항에 따른 표시 패널을 포함하는 표시 장치.
제1항 내지 제14항 중 어느 한 항에 따른 표시 패널의 구동 방법에 있어서, 한 프레임의 스캔 시간 내에서, 각각의 상기 시프트 레지스터 유닛이 순차적으로 작동하여 각 상기 구동선을 행 단위로 스캔하도록 제어하는 단계를 포함하고, 여기서, 상기 클록 신호선의 연장 방향을 따라 순차적으로 배열된 홀수 번째 시프트 레지스터 유닛과 짝수 번째 시프트 레지스터 유닛은 상이한 클록 신호선 그룹의 제어하에 독립적으로 구동되는 표시 패널의 구동 방법.
제16항에 있어서, 상이한 클록 신호선 그룹에서 복수의 클록 신호선에 인가되는 신호가 활성 레벨을 유지하는 시간은 서로 중첩되지 않는 단계를 포함하는 표시 패널의 구동 방법.

Description

표시 패널, 구동 방법 및 표시 장치{DISPLAY PANEL, DRIVING METHOD, AND DISPLAY DEVICE} 본 발명은 디스플레이 기술 분야에 관한 것이다. 특히, 본 발명은 표시 패널, 구동 방법 및 표시 장치에 관한 것이다. 디스플레이 기술의 급속한 발전과 함께 표시 장치는 고집적화 및 저비용의 발전 추세를 나타낸다. 그 중 GOA(Gate Driver on Array, 어레이 기판 행 구동) 기술은 표시 패널의 베이스 기판에 TFT(Thin Film Transistor, 박막 트랜지스터) 게이트 구동 회로를 집적하여 표시 패널의 스캔 구동을 형성하고, 게이트 집적회로(IC, Integrated Circuit)의 본딩(Bonding) 영역과 팬아웃(Fan-out) 영역의 배선 공간을 제거하여 제품 비용을 절감한다. 본 발명의 실시예에 의해 제공되는 표시 패널은 표시 영역 및 비표시 영역을 포함하는 베이스 기판을 포함하고, 여기서, 표시 영역은 복수의 서브 픽셀 - 복수의 행 및 복수의 열을 따라 매트릭스로 배열됨 - ; 복수의 구동선 - 하나의 행의 상기 서브 픽셀은 대응하여 적어도 하나의 상기 구동선에 전기적으로 연결됨 - ; 및 복수의 데이터선 - 하나의 열의 상기 서브 픽셀은 대응하여 적어도 하나의 상기 데이터선에 전기적으로 연결됨 - ; 을 포함하고, 상기 비표시 영역은 게이트 구동 회로를 포함하고, 상기 게이트 구동 회로는 복수의 클록 신호선, 및 상기 클록 신호선의 연장 방향을 따라 순차적으로 배열된 복수의 시프트 레지스터 유닛을 포함하고, 상기 복수의 클록 신호선은 복수의 클록 신호선 그룹으로 분할되고, 상기 복수의 시프트 레지스터 유닛은 복수의 레지스터 유닛 그룹으로 분할되고, 동일한 상기 레지스터 유닛 그룹의 각 상기 시프트 레지스터 유닛은 캐스케이드 연결되고, 상기 클록 신호선의 연장 방향을 따라 인접하는 2개의 시프트 레지스터 유닛은 상이한 레지스터 유닛 그룹에 위치하고, 상이한 상기 레지스터 유닛 그룹은 상이한 상기 클록 신호선 그룹에 대응하고, 각각의 상기 시프트 레지스터 유닛은 입력 트랜지스터와 출력 트랜지스터를 포함하고, 상기 입력 트랜지스터의 게이트는 대응하는 상기 클록 신호선 그룹의 하나의 클록 신호선에 전기적으로 연결되고, 상기 입력 트랜지스터의 제1 전극은 입력 신호 단자에 전기적으로 연결되고, 상기 입력 트랜지스터의 제2 전극은 상기 출력 트랜지스터의 게이트에 전기적으로 연결되며, 상기 출력 트랜지스터의 제2 전극은 대응하여 적어도 하나의 구동선에 전기적으로 연결된다. 선택적으로, 본 발명의 실시예에서, 상기 표시 패널은 반도체층 - 상기 베이스 기판에 위치하고, 상기 반도체층은 상기 입력 트랜지스터의 활성층 및 상기 출력 트랜지스터의 활성층을 포함하고, 상기 활성층은 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이에 위치하는 채널 영역을 포함함 - ; 게이트 절연층 - 상기 베이스 기판으로부터 멀어지는 상기 반도체층의 일 측에 위치함 - ; 제1 도전층 - 상기 베이스 기판으로부터 멀어지는 상기 게이트 절연층의 일 측에 위치하고, 상기 제1 도전층은 상기 복수의 구동선, 복수의 제1 연결선, 복수의 제2 연결선, 상기 입력 트랜지스터의 게이트 및 상기 출력 트랜지스터의 게이트를 포함하고, 하나의 상기 시프트 레지스터 유닛은 적어도 하나의 상기 제1 연결선 및 적어도 하나의 상기 제2 연결선에 대응함 - ; 제1 절연층 - 상기 베이스 기판으로부터 멀어지는 상기 제1 도전층의 일 측에 위치함 - ; 및 제2 도전층 - 상기 베이스 기판으로부터 멀어지는 상기 제1 절연층의 일 측에 위치하고, 상기 제2 도전층은 상기 복수의 데이터선, 상기 복수의 클록 신호선 및 복수의 제1 접속부를 포함하고, 여기서, 하나의 상기 제1 접속부는 하나의 상기 출력 트랜지스터의 활성층의 소스 영역에 전기적으로 연결되고, 상기 제2 도전층은 제1 전원선을 더 포함함 - ; 을 더 포함하고, 하나의 상기 시프트 레지스터 유닛 및 상기 시프트 레지스터 유닛에 대응하는 상기 클록 신호선 그룹에 대해, 상기 제1 연결선의 일단은 상기 시프트 레지스터 유닛의 입력 트랜지스터의 게이트에 전기적으로 직접 연결되고, 상기 제1 연결선의 타단은 제1 비아 홀을 통해 상기 클록 신호선 그룹의 하나의 클록 신호선에 전기적으로 연결되고, 상기 제2 연결선의 일단은 제2 비아 홀을 통해 상기 제1 접속부에 전기적으로 연결되고, 상기 제2 연결선의 타단은 제3 비아 홀을 통해 상기 클록 신호선 그룹의 다른 클록 신호선 또는 제1 전원선에 전기적으로 연결되고; 상기 제1 비아 홀, 상기 제2 비아 홀 및 상기 제3 비아 홀은 상기 제1 절연층을 관통하며 간격을 두고 배열된다. 선택적으로, 본 발명의 실시예에서, 상기 복수의 클록 신호선은 2개의 클록 신호선 그룹으로 분할되고, 상기 2개의 클록 신호선 그룹은 제1 클록 신호선 그룹 및 제2 클록 신호선 그룹을 포함하고, 여기서, 상기 제1 클록 신호선 그룹은 제1 클록 신호선 및 제2 클록 신호선을 포함하고, 상기 제2 클록 신호선 그룹은 제3 클록 신호선 및 제4 클록 신호선을 포함하며; 상기 복수의 시프트 레지스터 유닛은 2개의 레지스터 유닛 그룹으로 분할되고, 상기 2개의 레지스터 유닛 그룹은 제1 레지스터 유닛 그룹 및 제2 레지스터 유닛 그룹을 포함하고, 여기서, 상기 제1 레지스터 유닛 그룹은 상기 클록 신호선의 연장 방향을 따라 순차적으로 배열된 홀수 번째 시프트 레지스터 유닛을 포함하고, 제2 레지스터 유닛 그룹은 상기 클록 신호선의 연장 방향을 따라 순차적으로 배열된 짝수 번째 시프트 레지스터 유닛을 포함하며; 상기 제1 레지스터 유닛 그룹에서 캐스케이드 연결된 복수의 시프트 레지스터 유닛에 대해, 홀수 번째 스테이지 시프트 레지스터 유닛의 입력 트랜지스터의 게이트는 대응하는 제1 연결선을 통해 상기 제1 클록 신호선에 전기적으로 연결되고, 상기 홀수 번째 스테이지 시프트 레지스터 유닛의 출력 트랜지스터의 제1 전극은 대응하는 제2 연결선을 통해 상기 제2 클록 신호선 또는 제1 전원선에 전기적으로 연결되고, 짝수 번째 스테이지 시프트 레지스터 유닛의 입력 트랜지스터의 게이트는 대응하는 제1 연결선을 통해 상기 제2 클록 신호선에 전기적으로 연결되고, 상기 짝수 번째 스테이지 시프트 레지스터 유닛의 출력 트랜지스터의 제1 전극은 대응하는 제2 연결선을 통해 상기 제1 클록 신호선 또는 제1 전원선에 전기적으로 연결되며; 상기 제2 레지스터 유닛 그룹에서 캐스케이드 연결된 복수의 시프트 레지스터 유닛에 대해, 홀수 번째 스테이지 시프트 레지스터 유닛의 입력 트랜지스터의 게이트는 대응하는 제1 연결선을 통해 상기 제3 클록 신호선에 전기적으로 연결되고, 상기 홀수 번째 스테이지 시프트 레지스터 유닛의 출력 트랜지스터의 제1 전극은 대응하는 제2 연결선을 통해 상기 제4 클록 신호선 또는 제1 전원선에 전기적으로 연결되고, 상기 짝수 번째 스테이지 시프트 레지스터 유닛의 입력 트랜지스터의 게이트는 대응하는 제1 연결선을 통해 상기 제4 클록 신호선에 전기적으로 연결되고, 상기 짝수 번째 스테이지 시프트 레지스터 유닛의 출력 트랜지스터의 제1 전극은 대응하는 제2 연결선을 통해 상기 제3 클록 신호선 또는 제1 전원선에 전기적으로 연결된다. 선택적으로, 본 발명의 실시예에서, 각각의 상기 시프트 레지스터 유닛은 전압 레귤레이터 트랜지스터를 더 포함하고, 여기서, 상기 입력 트랜지스터의 제2 전극은 상기 전압 레귤레이터 트랜지스터의 제1 전극에 전기적으로 연결되고, 상기 전압 레귤레이터 트랜지스터의 제2 전극은 상기 출력 트랜지스터의 게이트에 전기적으로 연결되며; 상기 제2 도전층은 제1 전원선을 더 포함하고, 각 상기 전압 레귤레이터 트랜지스터의 게이트는 제4 비아 홀을 통해 상기 제1 전원선에 전기적으로 연결되며, 여기서, 상기 제4 비아 홀은 상기 제1 절연층을 관통한다. 선택적으로, 본 발명의 실시예에서, 동일한 상기 게이트 구동 회로에서, 상기 입력 트랜지스터의 상기 베이스 기판 상의 정투영(正投影)은 상기 제1 전원선의 상기 베이스 기판 상의 정투영과 상기 복수의 클록 신호선의 상기 베이스 기판 상의 정투영 사이에 위치하고; 상기 전압 레귤레이터 트랜지스터의 상기 베이스 기판 상의 정투영은 상기 복수의 클록 신호선의 상기 베이스 기판 상의 정투영으로부터 멀어지는 상기 제1 전원선의 상기 베이스 기판 상의 정투영의 일 측에 위치하고; 상기 출력 트랜지스터의 상기 베이스 기판 상의 정투영은 상기 제1 전원선의 상기 베이스 기판 상의 정투영으로부터 멀어지는 상기 전압 레귤레이터 트랜지스터의 상기 베이스 기판 상의 정투영의 일 측에 위치한다. 선택적으로, 본 발명의 실시예에서, 상기 시프트 레지스터 유닛은 제1 제어 트랜지스터 및 제2 제어 트랜지스터를 더 포함하고; 상기 반도체층은 상기 제1 제어 트랜지스터의 활성층 및 상기 제2 제어 트랜지스터의 활성층을 더 포함하고; 상기 제1 도전층은 상기 제1 제어 트랜지스터의 게이트 및 상기 제2 제어 트랜지스터의 게이트를 더 포함하고; 상기 제2 도전층은 제2 전원선, 복수의 제2 접속부, 및 복수의 제3 접속부를 더 포함하고, 여기서, 하나의 상기 제2 접속부는 하나의 상기 제1 제어 트랜지스터에 대응하고, 하나의 상기 제3 접속부는 하나의 상기 제2 제어 트랜지스터에 대응하며; 상기 표시 패널은 제4 도전층 - 상기 제1 절연층과 상기 제2 도전층 사이에 위치하고, 상기 제4 도전층은 복수의 제1 도전부를 포함하고, 여기서, 하나의 상기 제1 도전부는 하나의 상기 제2 제어 트랜지스터에 대응함 - ; 및 제3 절연층 - 상기 제4 도전층과 상기 제2 도전층 사이에 위치함 - ; 을 더 포함하고, 상기 제1 제어 트랜지스터의 게이트는 대응하는 제1 연결선에 전기적으로 직접 연결되고, 상기 제1 제어 트랜지스터의 활성층의 소스 영역은 제5 비아 홀을 통해 상기 제1 전원선에 전기적으로 연결되고, 상기 제1 제어 트랜지스터의 활성층의 드레인 영역은 대응하는 상기 제2 접속부를 통해 상기 제2 제어 트랜지스터의 게이트에 전기적으로 연결되며, 여기