KR-20260061533-A - INTEGRATED CIRCUIT DEVICE INCLUDING BACKSIDE SOURCE/DRAIN CONTACT

Abstract

본 개시의 하나 이상의 실시 예에 따른 집적회로 소자는 셀 구조물, 전면 배선 구조물 및 후면 배선 구조물을 포함하고, 상기 셀 구조물은, 제1 도전형의 하부 소스/드레인 영역, 제2 도전형의 상부 소스/드레인 영역, 상기 하부 소스/드레인 영역과 연결되는 복수의 하부 나노시트 및 상기 상부 소스/드레인 영역과 연결되는 복수의 상부 나노시트를 포함하고, 상기 후면 배선 구조물은, 상기 하부 소스/드레인 영역으로 상기 수직 방향으로 연장되는 후면 소스/드레인 콘택을 포함하고, 상기 후면 소스/드레인 콘택은, 상기 하부 소스/드레인 영역을 상기 수직 방향으로 관통하는 상부 콘택 부분 및, 상기 상부 콘택 부분 및 상기 후면 전력 배선층의 사이에서 상기 수직 방향으로 연장되는 하부 콘택 부분을 포함하고, 상기 후면 소스/드레인 콘택의 상기 상부 콘택 부분의 최상단은, 상기 복수의 하부 나노시트 중에서 최상부에 배치된 제1 하부 나노 시트의 하면보다 높은 수직 레벨에 위치할 수 있다.

Inventors

• 손수민
• 허양
• 양석
• 한창용
• 이도현

Assignees

• 삼성전자주식회사

Dates

Publication Date

20260506

Application Date

20260417

Claims (10)

1. 서로 반대되는 제1면 및 제2면을 가지는 셀 구조물; 상기 셀 구조물의 상기 제1면 상의 전면 배선 구조물; 및 상기 셀 구조물의 상기 제2면 상의 후면 배선 구조물; 을 포함하고, 상기 셀 구조물은, 상기 후면 배선 구조물 상에서 수직 방향으로 연장되는 제1 도전형의 하부 소스/드레인 영역; 상기 전면 배선 구조물 상에서 수직 방향으로 연장되는 제2 도전형의 상부 소스/드레인 영역; 상기 하부 소스/드레인 영역과 연결되며, 상기 수직 방향으로 서로 이격되는 복수의 하부 나노시트; 및 상기 상부 소스/드레인 영역과 연결되며, 상기 수직 방향으로 서로 이격되는 복수의 상부 나노시트; 를 포함하고, 상기 후면 배선 구조물은, 복수의 후면 배선층; 및 상기 복수의 후면 배선층 중 하나의 후면 배선층으로부터 상기 하부 소스/드레인 영역으로 상기 수직 방향으로 연장되는 후면 소스/드레인 콘택; 을 포함하고, 상기 후면 소스/드레인 콘택은, 상기 하부 소스/드레인 영역을 상기 수직 방향으로 관통하는 상부 콘택 부분 및, 상기 상부 콘택 부분 및 상기 후면 배선층의 사이에서 상기 수직 방향으로 연장되는 하부 콘택 부분을 포함하고, 상기 후면 소스/드레인 콘택의 상기 상부 콘택 부분의 최상단은, 상기 복수의 하부 나노시트 중에서 최상부에 배치된 제1 하부 나노 시트의 하면보다 높은 수직 레벨에 위치하고, 상기 수직 방향은, 상기 셀 구조물의 상기 제1면 및 상기 제2면이 서로 이격되는 방향인, 집적회로 소자.
2. 제1항에 있어서, 상기 하부 소스/드레인 영역은, 상기 복수의 하부 나노시트의 측벽으로부터 상기 상부 콘택 부분을 향해 제1 수평 방향으로 연장되는 제1 하부 에피택셜 영역; 상기 제1 하부 에피택셜 영역의 측벽으로부터, 상기 제1 수평 방향과 교차하는 제2 수평 방향 및 상기 수직 방향으로 연장되는 제2 하부 에피택셜 영역; 상기 제1 하부 에피택셜 영역 및 상기 상부 콘택 부분의 사이 및, 상기 제2 하부 에피택셜 영역 및 상기 상부 콘택 부분의 사이에 배치되는 제3 하부 에피택셜 영역; 을 포함하고, 상기 제2 하부 에피택셜 영역의 제2 보론(B) 농도는 상기 제1 하부 에피택셜 영역의 제1 보론 농도보다 높고, 상기 제3 하부 에피택셜 영역의 제3 보론 농도는 상기 제2 보론 농도보다 높은, 집적 회로 소자.
3. 제2항에 있어서, 상기 제2 하부 에피택셜 영역의 제2 게르마늄(Ge) 농도는, 상기 제1 하부 에피택셜 영역의 제1 게르마늄 농도보다 높고, 상기 제3 하부 에피택셜 영역의 제3 게르마늄 농도는, 상기 제2 게르마늄 농도보다 높은, 집적 회로 소자.
4. 제2항에 있어서, 상기 제3 하부 에피택셜 영역은, 중심 부분; 및 수평 방향 두께를 가지며, 상기 중심 부분의 하단 둘레 영역으로부터 상기 셀 구조물의 상기 제2면을 향해 연장되는 스커트 부분; 을 포함하고, 상기 스커트 부분은 하부 방향을 따라 상기 중심 부분의 중심축으로부터 멀어지는 방향으로 연장되고, 상기 하부 방향은, 상기 셀 구조물의 상기 제1면으로부터 상기 제2면을 향하는 방향인, 집적 회로 소자.
5. 제4항에 있어서, 상기 중심 부분의 외측면은, 상기 제2 하부 에피택셜 영역과 접촉하고, 상기 중심 부분의 상기 외측면의 최상단은, 상기 제1 하부 나노 시트의 상면보다 높은 수직 레벨에 위치하는, 집적 회로 소자.
6. 제4항에 있어서, 상기 스커트 부분의 상기 수평 방향 두께는 상기 하부 방향을 따라 감소하는, 집적 회로 소자.
7. 서로 반대되는 제1면 및 제2면을 가지는 셀 구조물; 상기 셀 구조물의 상기 제1면 상의 전면 배선 구조물; 및 상기 셀 구조물의 상기 제2면 상의 후면 배선 구조물; 을 포함하고, 상기 셀 구조물은, 상기 후면 배선 구조물 상에서 수직 방향으로 연장되는 제1 도전형의 하부 소스/드레인 영역; 상기 전면 배선 구조물 상에서 상기 수직 방향으로 연장되는 제2 도전형의 상부 소스/드레인 영역; 상기 수직 방향으로 상기 하부 소스/드레인 영역 및 상기 상부 소스/드레인 영역의 사이에 배치되는 중간 절연층; 상기 하부 소스/드레인 영역과 연결되며, 상기 수직 방향으로 서로 이격되는 복수의 하부 나노시트; 및 상기 상부 소스/드레인 영역과 연결되며, 상기 수직 방향으로 서로 이격되는 복수의 상부 나노시트; 를 포함하고, 상기 후면 배선 구조물은, 복수의 후면 배선층; 및 상기 복수의 후면 배선층 중 하나의 후면 배선층으로부터, 상기 하부 소스/드레인 영역으로 상기 수직 방향으로 연장되는 후면 소스/드레인 콘택; 을 포함하고, 상기 후면 소스/드레인 콘택은, 상기 하부 소스/드레인 영역의 하면으로부터 상면까지 상기 수직 방향으로 관통하는 상부 콘택 부분 및, 상기 상부 콘택 부분 및 상기 후면 전력 배선층의 사이에서 상기 수직 방향으로 연장되는 하부 콘택 부분을 포함하고, 상기 수직 방향은, 상기 셀 구조물의 상기 제1면 및 상기 제2면이 서로 이격되는 방향인, 집적회로 소자.
8. 제7항에 있어서, 상기 하부 소스/드레인 영역은, 상기 복수의 하부 나노시트의 측벽으로부터 상기 상부 콘택 부분을 향해 제1 수평 방향으로 연장되며, 상기 상부 콘택 부분을 사이에 두고 서로 상기 제1 수평 방향으로 이격되는 2개의 제1 하부 에피택셜 영역; 상기 2개의 제1 하부 에피택셜 영역 사이에서 상기 제1 수평 방향으로 연장되며, 상기 상부 콘택 부분을 사이에 두고 서로 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 이격되는 2개의 제2 하부 에피택셜 영역; 상기 2개의 제1 하부 에피택셜 영역 및 상기 상부 콘택 부분의 사이 및, 상기 2개의 제2 하부 에피택셜 영역 및 상기 상부 콘택 부분의 사이에서 상기 수직 방향으로 연장되는 제3 하부 에피택셜 영역; 을 포함하고, 상기 제3 하부 에피택셜 영역은, 상기 상부 콘택 부분의 측벽을 덮는, 집적 회로 소자.
9. 제8항에 있어서, 상기 제2 하부 에피택셜 영역의 제2 보론(B) 농도는 상기 제1 하부 에피택셜 영역의 제1 보론 농도보다 높고, 상기 제3 하부 에피택셜 영역의 제3 보론 농도는 상기 제2 보론 농도보다 높고, 상기 제2 하부 에피택셜 영역의 제2 게르마늄(Ge) 농도는, 상기 제1 하부 에피택셜 영역의 제1 게르마늄 농도보다 높고, 상기 제3 하부 에피택셜 영역의 제3 게르마늄 농도는, 상기 제2 게르마늄 농도보다 높은, 집적 회로 소자.
10. 제7항에 있어서, 상기 상부 콘택 부분의 최상단은, 상기 하부 소스/드레인 영역의 최상단보다 높은 수직 레벨에 위치하는, 집적 회로 소자.

Description

후면 소스/드레인 콘택을 포함하는 집적회로 소자{INTEGRATED CIRCUIT DEVICE INCLUDING BACKSIDE SOURCE/DRAIN CONTACT} 본 발명은 집적회로 소자에 관한 것으로, 보다 상세하게는, 후면 소스/드레인 콘택을 포함하는 집적회로 소자의 제조 방법에 관한 것이다. 집적회로 소자의 집적도가 급속하게 향상됨에 따라, PMOS(p-channel metal-oxide semiconductor) 및 NMOS(n-channel metal-oxide semiconductor) 전계효과 트랜지스터들을 수평으로 배치하는 2차원 회로에서는 단위 면적당 트랜지스터의 수를 증가시키는 것에 한계가 있다. 이에 따라, PMOS 전계효과 트랜지스터 및 NMOS 전계효과 트랜지스터 각각의 전기적 성능을 향상시키면서, 단위 면적당 트랜지스터의 수를 더욱 증가시켜 집적도를 향상시킬 수 있는 새로운 기술이 필요하다. 도 1은 본 개시의 일 실시예에 따른 집적회로 소자를 개략적으로 나타내는 레이아웃이다. 도 2는 본 개시의 일 실시예에 따른 집적회로 소자의 수직 단면도이다. 도 3은 본 개시의 일 실시예에 따른 집적회로 소자의 수직 단면도이다. 도 4는 본개시의 일 실시예에 따른 하부 소스/드레인 영역의 수직 단면도이다. 도 5는 본 개시의 일 실시예에 따른 집적회로 소자의 수직 단면도이다. 도 6은 본 개시의 일 실시예에 따른 집적회로 소자의 수직 단면도이다. 도 7은 본 개시의 일 실시예에 따른 하부 소스/드레인 영역의 수평 단면도이다. 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b, 도 18a, 도 18b, 도 19a, 도 19b, 도 20a, 도 20b, 도 21a, 도 21b, 도 22a 및 도 22b는 본 개시의 일 실시예에 따른 집적회로 소자의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다. 이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다. 본 개시에서, 수평 방향은 서로 교차하는 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)을 포함할 수 있다. 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)에 교차하는 방향이 수직 방향(Z 방향)으로 지칭될 수 있다. 본 개시에서, 수직 레벨은 임의의 구성의 수직 방향(Z 방향)에 따른 높이 레벨로 지칭될 수 있다. 본 개시에서, 특별히 정의되지 않는 한, 수직 방향(Z 방향)은 셀 구조물(도 2의 LC)의 제1면(도 2의 LC_F1) 및 제2면(도 2의 LC_F2)이 서로 이격되는 방향을 지칭할 수 있다. 이하에서, 본 개시의 기술 분야에서 통상의 지식을 가진 자가 본 개시를 용이하게 실시할 수 있을 정도로, 본 개시의 실시예들이 명확하고 상세하게 기재될 것이다. 도 1은 본 개시의 일 실시예에 따른 집적회로 소자(100)를 개략적으로 나타내는 레이아웃이다. 도 2는 본 개시의 일 실시예에 따른 집적회로 소자(100)의 수직 단면도이다. 도 3은 본 개시의 일 실시예에 따른 집적회로 소자(100)의 수직 단면도이다. 도 4는 본개시의 일 실시예에 따른 제2 하부 소스/드레인 영역(SD_La)의 수직 단면도이다. 구체적으로, 도 2는 도 1의 X1-X1선을 따라 집적회로 소자(100)를 절단한 수직 단면도이고, 도 3은 도 1의 Y1-Y1선을 따라 집적회로 소자(100)를 절단한 수직 단면도이며, 도 4는 도 2의 A 영역을 확대한 확대 단면도이다. 도 1 내지 도 4를 참조하면, 집적회로 소자(10)는 셀 구조물(LC), 셀 구조물(LC)의 제1면(LC_F1) 상의 전면 배선 구조물(FS) 및 셀 구조물(LC)의 제2면(LC_F2) 상의 후면 배선 구조물(BS)을 포함할 수 있다. 셀 구조물(LC)은 상부 트랜지스터(TR_U) 및 하부 트랜지스터(TR_L)를 포함할 수 있다. 상부 트랜지스터(TR_U)는 하부 트랜지스터(TR_L)보다 높은 수직 레벨에 배치되고, 상부 트랜지스터(TR_U) 및 하부 트랜지스터(TR_L)는 수직 방향으로 서로 오버랩될 수 있다. 수직 레벨의 높고 낮음은 집적회로 소자(10)를 바라보는 관점에 따라 달라질 수 있다. 다만, 도 1 내지 도 7에 대한 설명에서는, 셀 구조물(LC)의 제2면(LC_F2)으로부터 제1면(LC_F1)을 향하는 수직 방향을 상부 방향으로 지칭하고, 제1면(LC_F1)으로부터 제2면(LC_F2)을 향하는 수직 방향을 하부 방향으로 지칭하도록 한다. 이에 따라, 도 1 내지 도 7에 대한 설명에서, 셀 구조물(LC)의 제2면(LC_F2)은 제1면(LC_F1)보다 상부에 배치된다. 즉, 셀 구조물(LC)의 제2면(LC_F2)은 제1면(LC_F1)보다 높은 수직 레벨에 배치된다. 셀 구조물(LC)에 포함되는 상부 트랜지스터(TR_U) 및 하부 트랜지스터(TR_L)는 로직 회로에 포함되는 다양한 종류의 논리 셀들을 구성할 수 있다. 일부 실시예들에서, 집적회로 소자(100)는 멀티 브릿지 채널 FET(MBCFET) 소자를 포함하는 논리 셀을 구성할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 집적회로 소자(100)는 게이트-올-어라운드(gate-all-around) 타입의 FET 소자 등을 포함할 수도 있다. 상부 트랜지스터(TR_U)는 채널 영역을 제공하는 복수의 상부 나노시트(NS_U), 복수의 상부 나노시트(NS_U)의 양측에 배치되고 복수의 상부 나노시트(NS_U)에 연결되는 상부 소스/드레인 영역(SD_U) 및, 상부 게이트 구조(GS_U)를 포함할 수 있다. 상부 게이트 구조(GS_U)는 게이트 전극(GE) 및 게이트 절연층(GI)을 포함할 수 있다. 상부 게이트 구조(GS_U)의 게이트 전극(GE)은 복수의 상부 나노시트(NS_U) 각각을 둘러쌀 수 있다. 상부 게이트 구조(GS_U)의 게이트 절연층(GI)은, 상부 게이트 구조(GS_U)의 게이트 전극(GE)과 복수의 상부 나노시트(NS_U)의 사이에 배치될 수 있다. 상부 게이트 구조(GS_U)의 게이트 절연층(GI)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 하부 트랜지스터(TR_L)는 채널 영역을 제공하는 복수의 하부 나노시트(NS_L), 복수의 하부 나노시트(NS_L)의 양측에 배치되고 복수의 하부 나노시트(NS_L)에 연결되는 하부 소스/드레인 영역(SD_L, SD_La) 및, 하부 게이트 구조(GS_L)를 포함할 수 있다. 하부 게이트 구조(GS_L)는 게이트 전극(GE) 및 게이트 절연층(GI)을 포함할 수 있다. 하부 게이트 구조(GS_L)의 게이트 전극(GE)은 복수의 하부 나노시트(NS_L)를 둘러쌀 수 있다. 하부 게이트 구조(GS_L)의 게이트 절연층(GI)은, 하부 게이트 구조(GS_L)의 게이트 전극(GE)과 복수의 하부 나노시트(NS_L)의 사이에 배치될 수 있다. 하부 게이트 구조(GS_L)의 게이트 절연층(GI)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 상부 트랜지스터(TR_U)는 NMOS(n-channel metal-oxide semiconductor) 전계효과 트랜지스터이고, 하부 트랜지스터(TR_L)는 PMOS(p-channel metal-oxide semiconductor) 전계효과 트랜지스터일 수 있다. 일부 실시예들에서, 수직 방향으로 상부 트랜지스터(TR_U) 및 하부 트랜지스터(TR_L)의 사이에는 중간 절연층(114)이 배치될 수 있다. 중간 절연층(114)은 상부 소스/드레인 영역(SD_U) 및 하부 소스/드레인 영역(SD_L, SD_La)을 수직 방향으로 분리할 수 있다. 중간 절연층(114)은 절연 물질을 포함할 수 있다. 중간 절연층(114)은 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄질화물 등을 포함할 수 있다. 복수의 상부 나노시트(NS_U)는 수직 방향을 따라 서로 이격될 수 있다. 복수의 상부 나노시트(NS_U)는 제1 수평 방향을 따라 연장될 수 있고, 상부 소스/드레인 영역(SD_U)과 접촉할 수 있다. 복수의 상부 나노시트(NS_U)와 상부 소스/드레인 영역(SD_U)은 제1 수평 방향을 따라, 서로 번갈아 가며 배치될 수 있다. 복수의 하부 나노시트(NS_L)는 수직 방향을 따라 서로 이격될 수 있다. 복수의 하부 나노시트(NS_L)는 제1 수평 방향을 따라 연장될 수 있고, 하부 소스/드레인 영역(SD_L, SD_La)과 접촉할 수 있다. 복수의 하부 나노시트(NS_L)와 하부 소스/드레인 영역(SD_L, SD_La)은 제1 수평 방향을 따라, 서로 번갈아 가며 배치될 수 있다. 일부 실시예들에서, 복수의 상부 나노시트(NS_U) 및 복수의 하부 나노시트(NS_L)는 실리콘(Si) 또는 게르마늄(Ge)과 같은 Ⅳ족 반도체, SiGe 또는 SiC와 같은 Ⅳ-Ⅳ족 화합물 반도체, GaAs, InAs, 또는 InP와 같은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다. 하부 소스/드레인 영역(SD_L, SD_La)은 후면 배선 구조물(BS) 상에서, 수직 방향으로 연장되며, 제1 도전형의 불순물로 도핑된 반도체 물질을 포함할 수 있다. 상부 소스/드레인 영역(SD_U)은 중간 절연층(114) 상에서 수직 방향으로 연장되며, 상기 제1 도전형과 상이한 제2 도전형의 불순물로 도핑된 반도체 물질을 포함할 수 있다. 일 예로, 상부 트랜지스터(TR_U)가 NMOS 전계효과 트랜지스터이고 하부 트랜지스터(TR_L)가 PMOS 전계효과 트랜지스터인 경우, 상부 소스/드레인 영역(SD_U)은 인(P) 또는 비소(As)로 도핑된 실리콘(Si)을 포함하고, 하부 소스/드레인 영역(SD_L, SD_La)은 보론(B)으로 도핑된 실리콘 게르마늄(SiGe)을 포함할 수 있