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KR-20260061613-A - DUTY CORRECTION CIRCUIT

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Abstract

본 출원의 일 실시예로, 입력 클록을 커플링하는 제1 커패시터, 노드를 통해 상기 제1 커패시터와 커플링되고(coupled), 커플링된 입력 클록을 증폭하는 것에 기초하여 출력 클록을 출력하도록 구성되는 버퍼 체인 회로 및 상기 노드 및 상기 버퍼 체인 회로에 커플링되는 피드백 회로를 포함하고, 상기 피드백 회로는 상기 출력 클록을 필터링하도록 구성되는 제1 저역 통과 필터, 제1 입력을 통해 기준 전압을 제공받고, 제2 입력을 통해 필터링된 출력 클록을 제공받고, 상기 기준 전압 및 상기 필터링된 출력 클록을 쵸핑(chopping)하고, 쵸핑 신호들을 출력하도록 구성되는 제1 쵸퍼 회로, 상기 쵸핑 신호들을 증폭하고, 증폭 신호들을 출력하도록 구성되는 증폭기, 상기 증폭 신호들을 쵸핑하도록 구성되는 제2 쵸퍼 회로, 상기 제2 입력 및 상기 제2 쵸퍼 회로의 출력에 커플링되는 적분 피드백 회로, 상기 제2 쵸퍼 회로의 출력에 커플링되는 제2 저역 통과 필터 및 상기 제2 저역 통과 필터로부터 필터링된 신호를 상기 노드에 제공하도록 구성되는 피드백 경로를 포함하는 듀티 보정 회로이다.

Inventors

  • 박준경
  • 노동인
  • 유병주
  • 최영호
  • 허동훈

Assignees

  • 삼성전자주식회사

Dates

Publication Date
20260506
Application Date
20241028

Claims (20)

  1. 입력 클록을 커플링하는 제1 커패시터; 노드를 통해 상기 제1 커패시터와 커플링되고(coupled), 커플링된 입력 클록을 증폭하는 것에 기초하여 출력 클록을 출력하도록 구성되는 버퍼 체인 회로; 및 상기 노드 및 상기 버퍼 체인 회로에 커플링되는 피드백 회로를 포함하고, 상기 피드백 회로는: 상기 출력 클록을 필터링하도록 구성되는 제1 저역 통과 필터; 제1 입력을 통해 기준 전압을 제공받고, 제2 입력을 통해 필터링된 출력 클록을 제공받고, 상기 기준 전압 및 상기 필터링된 출력 클록을 쵸핑(chopping)하고, 쵸핑 신호들을 출력하도록 구성되는 제1 쵸퍼 회로; 상기 쵸핑 신호들을 증폭하고, 증폭 신호들을 출력하도록 구성되는 증폭기; 상기 증폭 신호들을 쵸핑하도록 구성되는 제2 쵸퍼 회로; 상기 제2 입력 및 상기 제2 쵸퍼 회로의 출력에 커플링되는 적분 피드백 회로; 상기 제2 쵸퍼 회로의 출력에 커플링되는 제2 저역 통과 필터; 및 상기 제2 저역 통과 필터로부터 필터링된 신호를 상기 노드에 제공하도록 구성되는 피드백 경로를 포함하는 듀티 보정 회로.
  2. 제1항에 있어서, 상기 제2 저역 통과 필터의 출력 및 상기 피드백 경로에 커플링되는 버퍼를 더 포함하는 듀티 보정 회로.
  3. 제2항에 있어서, 상기 버퍼는 단위 이득(unity gain) 버퍼인 듀티 보정 회로.
  4. 제1항에 있어서, 상기 버퍼 체인 회로는 복수의 인버터를 포함하는 듀티 보정 회로.
  5. 제4항에 있어서, 상기 복수의 인버터는 상기 노드에 커플링되는 입력을 포함하는 제1 인버터를 포함하는 듀티 보정 회로.
  6. 제5항에 있어서, 상기 버퍼 체인 회로는 상기 제1 인버터의 출력 및 상기 노드에 커플링되는 저항을 더 포함하는 듀티 보정 회로.
  7. 제6항에 있어서, 상기 저항과 직렬로 커플링되고, 상기 피드백 회로가 비활성화되는 것에 기초하여 턴 온되는 스위치를 더 포함하는 듀티 보정 회로.
  8. 제5항에 있어서, 상기 복수의 인버터는 상기 제1 인버터의 출력에 직렬로 커플링되는 하나 이상의 제2 인버터를 더 포함하는 듀티 보정 회로.
  9. 제2항에 있어서, 상기 피드백 경로는: 상기 버퍼의 출력에 직렬로 커플링되고, 상기 피드백 회로를 활성화시키기 위하여 턴 온되는 스위치; 및 상기 스위치에 직렬로 커플링되는 저항을 더 포함하는 듀티 보정 회로.
  10. 제1항에 있어서, 상기 제1 저역 통과 필터 및 상기 제2 입력에 커플링되고, 상기 피드백 회로를 활성화시키기 위하여 턴 온되는 스위치를 더 포함하는 듀티 보정 회로.
  11. 제1항에 있어서, 상기 적분 피드백 회로는: 상기 제2 입력 및 상기 제2 쵸퍼 회로의 출력에 커플링되는 제2 커패시터; 및 상기 제2 커패시터와 병렬로 커플링되는 저항을 더 포함하는 듀티 보정 회로.
  12. 제1항에 있어서, 상기 기준 전압은 상기 입력 클록의 목표 듀티 사이클(duty cycle)에 기초하여 설정되는 듀티 보정 회로.
  13. 입력 클록의 듀티를 보정하도록 구성되는 서브 듀티 보정 회로; 보정된 입력 클록을 증폭하는 것에 기초하여 출력 클록을 출력하도록 구성되는 버퍼 체인 회로; 및 상기 서브 듀티 보정 회로 및 상기 버퍼 체인 회로에 커플링되는(coupled) 피드백 회로를 포함하고, 상기 피드백 회로는: 상기 출력 클록을 필터링하도록 구성되는 제1 저역 통과 필터; 제1 입력을 통해 기준 전압을 제공받고, 제2 입력을 통해 필터링된 출력 클록을 제공받고, 상기 기준 전압 및 상기 필터링된 출력 클록을 쵸핑(chopping)하고, 쵸핑 신호들을 출력하도록 구성되는 제1 쵸퍼 회로; 상기 쵸핑 신호들을 증폭하고, 증폭 신호들을 출력하도록 구성되는 증폭기; 상기 증폭 신호들을 쵸핑하도록 구성되는 제2 쵸퍼 회로; 상기 제2 입력 및 상기 제2 쵸퍼 회로의 출력에 커플링되는 적분 피드백 회로; 상기 제2 쵸퍼 회로의 출력에 커플링되는 제2 저역 통과 필터; 및 상기 제2 저역 통과 필터로부터 필터링된 신호를 상기 서브 듀티 보정 회로에 제공하도록 구성되는 피드백 경로를 포함하는 듀티 보정 회로.
  14. 제13항에 있어서, 상기 서브 듀티 보정 회로는: 노드를 통해 상기 피드백 경로에 커플링되고, 상기 입력 클록을 커플링하는 제1 커패시터; 상기 노드에 커플링되는 입력, 및 출력을 포함하는 제1 인버터; 및 상기 제1 인버터의 출력 및 상기 노드에 커플링되는 저항을 포함하는 듀티 보정 회로.
  15. 제14항에 있어서, 상기 버퍼 체인 회로는 하나 이상의 제2 인버터를 포함하는 듀티 보정 회로.
  16. 제13항에 있어서, 상기 제2 저역 통과 필터의 출력 및 상기 피드백 경로에 커플링되는 버퍼를 더 포함하는 듀티 보정 회로.
  17. 제16항에 있어서, 상기 버퍼는 상기 제2 저역 통과 필터의 출력과 커플링되는 제1 입력, 제2 입력 및 상기 제2 입력과 커플링되는 출력을 포함하는 듀티 보정 회로.
  18. 제13항에 있어서, 상기 적분 피드백 회로는: 상기 제2 입력 및 상기 제2 쵸퍼 회로의 출력에 커플링되는 제2 커패시터; 및 상기 제2 커패시터와 병렬로 커플링되는 저항을 더 포함하는 듀티 보정 회로.
  19. 제13항에 있어서, 상기 기준 전압은 상기 입력 클록의 목표 듀티(duty cycle)에 기초하여 설정되는 듀티 보정 회로.
  20. 입력 클록을 커플링하는 제1 커패시터; 노드를 통해 상기 제1 커패시터와 커플링되는(coupled) 입력, 및 출력을 포함하는 제1 인버터; 상기 제1 인버터의 출력에 커플링되는 제1 저항; 상기 제1 저항과 직렬로 커플링되고, 제1 모드에서 턴 온되는 제1 스위치; 상기 제1 인버터의 출력에 직렬로 커플링되고, 상기 입력 클록에 대응하는 출력 클록을 출력하는 하나 이상의 제2 인버터; 상기 출력 클록을 필터링하도록 구성되는 제1 저역 통과 필터; 상기 제1 저역 통과 필터의 출력에 커플링되고, 제2 모드에서 턴 온되는 제2 스위치; 제1 입력을 통해 기준 전압을 제공받고, 상기 제2 스위치와 커플링되는 제2 입력을 통해 필터링된 출력 클록을 제공받고, 상기 기준 전압 및 상기 필터링된 출력 클록을 쵸핑(chopping)하고, 쵸핑 신호들을 출력하도록 구성되는 제1 쵸퍼 회로; 상기 쵸핑 신호들을 증폭하고, 증폭 신호들을 출력하도록 구성되는 증폭기; 상기 증폭 신호들을 쵸핑하도록 구성되는 제2 쵸퍼 회로; 상기 제2 입력 및 상기 제2 쵸퍼 회로의 출력에 커플링되는 적분 피드백 회로; 상기 제2 쵸퍼 회로의 출력에 커플링되는 제2 저역 통과 필터; 상기 제2 저역 통과 필터의 출력에 커플링되는 버퍼; 상기 버퍼의 출력에 직렬로 커플링되고, 상기 제2 모드에서 턴 온되는 제3 스위치; 및 상기 제3 스위치에 직렬로 커플링되는 제3 저항을 포함하는 듀티 보정 회로.

Description

듀티 보정 회로{DUTY CORRECTION CIRCUIT} 본 출원은 듀티 보정 회로에 관한 것이다. 클록은 다양한 반도체 회로에서 사용될 수 있으며, 클록의 듀티(duty)는 전체 회로의 성능에 영향을 미칠 수 있다. 예를 들어, HSI(high speed interface)에서는 클록의 속도 제한 및 전력 증가 등의 문제로 인하여 데이터 처리 시 1/2 클록(half rate clock)이나 1/4 클록(quadrature rate clock)이 사용될 수 있는데, 위 클록들의 듀티 사이클이 50%를 벗어날 경우 회로에 성능 열화가 발생할 수 있다. 클록의 듀티 사이클이 50%를 벗어나면 신호의 아이 마진(eye margin)이 전반적으로 감소되며, 아이 마진의 감소는 지터(jitter)의 증가를 초래한다. 따라서, 클록의 듀티가 중요한 회로에서는, 듀티를 자체적으로 보정해주는 듀티 보정 회로가 요구될 수 있다. 도 1은 몇몇 예시적 실시예에 따른 듀티 보정 회로를 도시한 것이다. 도 2는 몇몇 예시적 실시예에 따른 듀티 보정 회로를 도시한 것이다. 도 3은 몇몇 예시적 실시예에 따른 버퍼 체인 회로의 회로도이다. 도 4는 몇몇 예시적 실시예에 따른 적분 쵸핑 회로의 회로도이다. 도 5는 몇몇 예시적 실시예에 따른 적분 쵸핑 회로의 회로도이다. 도 6은 몇몇 예시적 실시예에 따른 듀티 보정 회로를 도시한 것이다. 도 7은 몇몇 예시적 실시예에 따른 듀티 보정 회로의 회로도이다. 도 8은 예시적인 시간에 따른 출력 클록의 듀티 사이클을 도시한 것이다. 도 9는 몇몇 예시적 실시예에 따른 오프셋 상쇄 시 시간에 따른 출력 클록의 듀티 사이클을 도시한 것이다. 도 10은 몇몇 예시적 실시예에 따른 쵸핑 신호들의 파형을 도시한 것이다. 도 11은 몇몇 예시적 실시예에 따른 적분 증폭에 따른 적분 쵸핑 회로의 출력 신호의 파형을 도시한 것이다. 도 12는 몇몇 예시적 실시예에 따른 케이스 별 출력 클록의 듀티 사이클을 도시한 것이다. 도 13은 몇몇 예시적 실시예에 따른 메모리 시스템을 도시한 것이다. 도 14는 몇몇 예시적 실시예에 따른 전자 장치를 도시한 것이다. 이하에서, 본 출원의 기술 분야에서 통상의 지식을 가진 자가 본 출원을 용이하게 실시할 수 있을 정도로, 본 출원의 실시 예들이 명확하고 상세하게 기재될 것이다. 이하, 본 출원에서 '듀티(duty)'는 주기적 신호에서 하이 레벨과 로우 레벨 간 백분율로 정의되는 '듀티 사이클(duty cycle)' 및/또는 주기적 신호에서 하이 레벨과 로우 레벨의 비율로 정의되는 '듀티비(duty ratio)'와 등가적으로 사용될 수 있다. 이하, 본 출원에서 듀티를 보정하기 위한 듀티 보정 회로는, 입력 클록의 듀티가 특정 값 또는 특정 비율을 갖도록 보정(또는 정정)하도록(즉, 입력 클록의 듀티가 목표 듀티를 갖도록) 구성되는 회로를 의미한다. 이하, 본 출원에서 구성 A와 구성 B가 '커플링되는 것(coupled)'은, 구성 A와 구성 B가 연결되거나(connected), 전기적으로 연결되는 것(electrically connected)을 모두 포함할 수 있다. 도 1은 몇몇 예시적 실시예에 따른 듀티 보정 회로를 도시한 것이다. 도 1을 참조하면, 몇몇 예시적 실시예에 따른 듀티 보정 회로(100a)는 제1 커패시터(C1), 버퍼 체인 회로(110) 및 피드백 회로(120a)를 포함할 수 있다. 제1 커패시터(C1)는 제1 노드(N1)에 커플링되고(coupled), 입력 클록(CLK_i)을 커플링할 수 있다. 구체적으로, 제1 커패시터(C1)는 입력 클록(CLK_i)에서 AC(alternating current) 성분을 커플링하고, DC(direct current) 성분을 필터링하는 AC 커플링 커패시터로서 동작할 수 있다. 다시 말해서, 제1 노드(N1)의 신호는 입력 클록(CLK_i) 신호에서 AC 성분만 남겨진 신호이거나, 또는 AC 성분에 최대한 유사한 신호일 수 있다. 버퍼 체인 회로(110)는 제1 노드(N1)를 통해 제1 커패시터(C1)와 커플링된다. 버퍼 체인 회로(110)는 커플링된 입력 클록(CP_CLK)을 증폭하는 것에 기초하여 출력 클록(CLK_o)을 출력하도록 구성될 수 있다. 버퍼 체인 회로(110)는 제2 노드(N2)에 커플링되고, 제2 노드(N2)에 출력 클록(CLK_o)을 출력할 수 있다. 몇몇 예시적 실시예로서, 버퍼 체인 회로(110)는 복수의 인버터를 포함할 수 있다. 복수의 인버터는 커플링된 입력 클록(CP_CLK)을 순차적으로 증폭할 수 있다. 몇몇 예시적 실시예로서, 버퍼 체인 회로(110)는 제1 커패시터(C1)와 함께 입력 클록(CLK_i)의 듀티를 개략적으로(coarse) 보정하도록 구성될 수 있다. 출력 클록(CLK_o)은 제1 커패시터(C1) 및 버퍼 체인 회로(110)를 통해 개략적으로 보정된 듀티를 가질 수 있으나, 듀티의 보다 세밀한(fine) 보정은 피드백 회로(120a)를 통해 수행될 수 있다. 피드백 회로(120a)는 제1 노드(N1) 및 버퍼 체인 회로(110)에 커플링되며, 버퍼 체인 회로(110)의 출력에 대응하는 제2 노드(N2)로부터 버퍼 체인 회로(110)의 입력에 대응하는 제1 노드(N1)에 대한 피드백을 제공할 수 있다. 몇몇 예시적 실시예로서, 피드백 회로(120a)는 세밀한 듀티 보정을 통해 목표 듀티에 대응하는 DC 전압을 제1 노드(N1)에 제공함으로써, 출력 클록(CLK_o)이 목표 듀티를 갖게 하도록 구성될 수 있다. 예를 들어, 피드백 회로(120a)는 아날로그 피드백 루프로 구성될 수 있다. 몇몇 예시적 실시예로서, 피드백 회로(120a)는 듀티 보정을 위해 제1 저역 통과 필터(121), 적분 쵸핑 회로(integration chopping circuit)(122), 제2 저역 통과 필터(123) 및 피드백 경로(FP)를 포함할 수 있다. 먼저, 제1 저역 통과 필터(121)는 출력 클록(CLK_o)을 필터링하도록 구성될 수 있다. 구체적으로, 제1 저역 통과 필터(121)는 출력 클록(CLK_o)을 저역 통과 필터링함으로써, 출력 클록(CLK_o)에서 DC 성분(또는, DC 성분 및 최소한의 AC 성분)을 남길 수 있다. 제1 저역 통과 필터(121)는 저역 통과를 위해 특정 컷오프 주파수를 갖도록 다양하게 구성될 수 있다. 적분 쵸핑 회로(122)는 기준 전압(VREF) 및 제1 저역 통과 필터(121)를 통해 필터링된 출력 클록(CLK_f)을 제공받고, 제공된 신호들에 기초하여 적분기(integrator) 동작과 쵸핑 동작을 수행하도록 구성될 수 있다. 적분 쵸핑 회로(122)에 제공되는 기준 전압(VREF)은 입력 클록(CLK_i)의 목표 듀티 사이클에 기초하여 설정될 수 있다. 예를 들어, 목표 듀티 사이클은 50%일 수 있다. 이때, 기준 전압(VREF)은 듀티 보정 회로(100a) 동작을 위한 공급 전압의 1/2에 해당하는 값으로 설정될 수 있다. 몇몇 예시적 실시예들에 따르면, 피드백 회로(120a)는 1/2 공급 전압을 기준 전압(VREF)으로서 적분 쵸핑 회로(122)에 제공하기 위한 구성들을 더 포함할 수도 있다. 예를 들어, 피드백 회로(120a)는 1/2 공급 전압을 제공하기 위한 분배 네트워크(예를 들어, 복수의 분배 저항을 포함하는 네트워크로 구현될 수 있음)를 더 포함할 수 있다. 몇몇 예시적 실시예로서, 적분 쵸핑 회로(122)는 제공된 필터링된 출력 클록(CLK_f)의 전압이 기준 전압(VREF)과 같아지도록 보정함으로써, 입력 클록(CLK_i)의 듀티를 보정할 수 있다. 적분 쵸핑 회로(122)는 듀티 보정에 대응하는 출력 신호(OS)를 출력할 수 있다. 몇몇 예시적 실시예로서, 적분 쵸핑 회로(122)는 처리 대상 신호들을 쵸핑할 수 있다. 당업자라면, 쵸핑은 신호들을 쵸핑 주파수에 따라 스위칭하는 것임을 이해할 수 있을 것이다. 예를 들어, 적분 쵸핑 회로(122)는 제공된 기준 전압(VREF) 및 필터링된 출력 클록(CLK_f)을 쵸핑할 수 있다. 만약 기준 전압(VREF)과 필터링된 출력 클록(CLK_f) 간에 일정 레벨의 오프셋(offset)이 존재할 경우, 필터링된 출력 클록(CLK_f)은 기준 전압(VREF)을 기준으로 오프셋에 해당하는 레벨만큼 토글할 수 있다. 몇몇 예시적 실시예로서, 적분 쵸핑 회로(122)는 제공된 기준 전압(VREF) 및 필터링된 출력 클록(CLK_f)을 적분 증폭할 수 있다. 따라서, 적분 쵸핑 회로(122)의 출력 신호(OS)는 풀 스윙(full swing)하는 것이 아니라, 제공된 신호들의 경향성을 따라가는 적분 신호의 형태를 가질 수 있다. 필터링된 출력 클록(CLK_f)이 쵸핑을 통해 토글할 경우, 적분 쵸핑 회로(122)의 출력 신호(OS)도 마찬가지로 특정 전압을 기준으로 토글하게 된다. 여기서, 특정 전압은 적분 쵸핑 회로(122)의 공통 모드 전압일 수 있다. 결국, 출력 신호(OS)는 상술한 실시예들에 따라 적분 쵸핑 회로(122)의 듀티 보정, 쵸핑, 적분 증폭의 결과로서 출력되는 것이다. 쵸핑을 통해, 기준 전압(VREF)과 필터링된 출력 클록(CLK_f) 간에 존재하는 오프셋은 출력 신호(OS)에서 특정 전압에 대한 AC 성분으로서 나타난다. 따라서, 특정 전압만을 필터링하게 되면, 오프셋은 상쇄(cancelled)될 수 있을 것이다. 제2 저역 통과 필터(123)는 적분 쵸핑 회로(122)의 출력에 커플링된다. 제2 저역 통과 필터(123)는 적분 쵸핑 회로(122)의 출력 신호(OS)를 저역 통과 필터링함으로써, 적분 쵸핑 회로(122)의 출력 신호(OS)에서 DC 성분(또는, DC 성분 및 최소한의 AC 성분)을 남길 수 있다. 제2 저역 통과 필터(123)는 저역 통과를 위해 특정 컷오프 주파수를 갖도록 다양하게 구성될 수 있다. 상술한 바와 같이, 적분 쵸핑 회로(122)의 출력은 특정 전압을 기준으로 토글하므로, 제2 저역 통과 필터(123)를 통해 필터링된 신호(FS)는 특정 전압에 해당하는 DC 성분(또는, DC 성분 및 최소한의 AC 성분)을 갖게 될 것이다. 결국, 오프셋은 상쇄됨에 따라 필터링된 신호(FS)에서는 나타나지