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KR-20260061629-A - SEMICONDUCTOR MEMORY DEVICE

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Abstract

반도체 메모리 장치는, 제1 기판 상에 제1, 제2 및 제3 방향들을 따라 배치되는 복수의 메모리 셀들; 제1 기판 상에 제1 방향으로 연장되고 복수의 메모리 셀들과 전기적으로 연결되는 복수의 로컬 비트 라인들; 제1 기판 상에 제3 방향으로 연장되고 복수의 메모리 셀들과 전기적으로 연결되는 복수의 워드 라인들; 복수의 로컬 비트 라인들 상에 배치되는 복수의 글로벌 비트 라인들; 복수의 로컬 비트 라인들과 복수의 글로벌 비트 라인들의 전기적인 연결을 제어하는 복수의 로컬 비트 라인 멀티플렉서들; 및 복수의 로컬 비트 라인들 및 복수의 글로벌 비트 라인들을 구동시키는 복수의 센스 앰프들을 포함한다. 동일한 층에 배치되고 제2 방향을 따라 인접하도록 배치되며 서로 다른 로컬 비트 라인들과 연결되는 메모리 셀들은 동일한 워드 라인과 전기적으로 연결된다.

Inventors

  • 김유진
  • 한진우

Assignees

  • 삼성전자주식회사

Dates

Publication Date
20260506
Application Date
20241028

Claims (10)

  1. 제1 기판 상에, 상기 제1 기판의 상면에 수직한 제1 방향, 상기 제1 기판의 상면에 평행하고 서로 교차하는 제2 방향 및 제3 방향을 따라 배치되는 복수의 메모리 셀들; 상기 제1 기판 상에, 상기 제1 방향으로 연장되고, 상기 복수의 메모리 셀들과 전기적으로 연결되는 복수의 로컬 비트 라인들; 상기 제1 기판 상에, 상기 제3 방향으로 연장되고, 상기 복수의 메모리 셀들과 전기적으로 연결되는 복수의 워드 라인들; 상기 복수의 로컬 비트 라인들 상에 배치되는 복수의 글로벌 비트 라인들; 상기 복수의 로컬 비트 라인들과 상기 복수의 글로벌 비트 라인들의 전기적인 연결을 제어하는 복수의 로컬 비트 라인 멀티플렉서들; 및 상기 복수의 글로벌 비트 라인들과 전기적으로 연결되어 상기 복수의 로컬 비트 라인들 및 상기 복수의 글로벌 비트 라인들을 구동시키는 복수의 센스 앰프들을 포함하고, 동일한 층에 배치되고 상기 제2 방향을 따라 인접하도록 배치되며 서로 다른 로컬 비트 라인들과 연결되는 메모리 셀들은 동일한 워드 라인과 전기적으로 연결되는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 복수의 로컬 비트 라인 멀티플렉서들 각각은, 상기 복수의 로컬 비트 라인들 중 하나와 상기 복수의 글로벌 비트 라인들 중 하나 사이에 연결되는 제1 트랜지스터; 및 상기 복수의 로컬 비트 라인들 중 하나와 연결되는 제2 트랜지스터를 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 제2 트랜지스터는 상기 복수의 로컬 비트 라인들 중 하나와 프리차지 전압 사이에 연결되는 반도체 메모리 장치.
  4. 제 2 항에 있어서, 상기 제2 트랜지스터는 상기 복수의 로컬 비트 라인들 중 하나와 상기 복수의 글로벌 비트 라인들 다른 하나 사이에 연결되는 반도체 메모리 장치.
  5. 제 1 항에 있어서, 상기 복수의 로컬 비트 라인 멀티플렉서들 및 상기 복수의 글로벌 비트 라인들은 상기 제1 기판 상에 배치되고, 상기 복수의 센스 앰프들은 상기 제1 기판과 다른 제2 기판에 배치되는 반도체 메모리 장치.
  6. 제 1 항에 있어서, 상기 복수의 로컬 비트 라인 멀티플렉서들, 상기 복수의 글로벌 비트 라인들 및 상기 복수의 센스 앰프들은 상기 제1 기판과 다른 제2 기판에 배치되는 반도체 메모리 장치.
  7. 제 1 항에 있어서, 상기 복수의 글로벌 비트 라인들은 하나의 도전층에 포함되고 상기 제2 방향으로 연장되는 반도체 메모리 장치.
  8. 제 1 항에 있어서, 상기 복수의 글로벌 비트 라인들은 상기 제1 방향으로 적층되는 2개의 도전층들에 포함되고, 상기 복수의 글로벌 비트 라인들 중 서로 인접한 2개의 글로벌 비트 라인들은 서로 전기적으로 절연되면서 평면 상에서 교차하도록 배치되는 반도체 메모리 장치.
  9. 제 1 항에 있어서, 상기 제1 기판 상에, 상기 제1 방향으로 연장되고, 상기 복수의 워드 라인들과 전기적으로 연결되는 복수의 워드 라인 컨택들을 더 포함하는 반도체 메모리 장치.
  10. 제1 기판 상에, 상기 제1 기판의 상면에 수직한 제1 방향으로 연장되고, 상기 제1 기판의 상면에 평행한 제2 방향으로 이격된 제1 및 제2 로컬 비트 라인들; 상기 제1 기판 상에, 상기 제1 및 제2 로컬 비트 라인들 사이에서 상기 제1 방향을 따라 배치되고, 상기 제1 로컬 비트 라인과 전기적으로 연결되는 제1 메모리 셀들; 상기 제1 기판 상에, 상기 제1 및 제2 로컬 비트 라인들 사이에서 상기 제1 방향을 따라 배치되고, 상기 제2 로컬 비트 라인과 전기적으로 연결되는 제2 메모리 셀들; 상기 제1 기판 상에, 상기 제1 기판의 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 연장되며, 각각 상기 제1 메모리 셀들 및 상기 제2 메모리 셀들 중 동일한 층에 배치되는 메모리 셀들과 전기적으로 연결되는 워드 라인들; 상기 제1 및 제2 로컬 비트 라인들과 선택적으로 연결되는 제1 및 제2 글로벌 비트 라인들; 상기 제1 및 제2 로컬 비트 라인들과 상기 제1 및 제2 글로벌 비트 라인들의 전기적인 연결을 제어하는 제1 및 제2 로컬 비트 라인 멀티플렉서들; 및 상기 제1 및 제2 글로벌 비트 라인들과 각각 전기적으로 연결되어 상기 제1 및 제2 로컬 비트 라인들 및 상기 제1 및 제2 글로벌 비트 라인들을 구동시키는 제1 및 제2 센스 앰프들을 포함하는 반도체 메모리 장치.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE} 본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 3차원 반도체 메모리 장치에 관한 것이다. 전자 제품의 소형화, 다기능화 및 고성능화가 요구됨에 따라 고용량의 반도체 메모리 장치가 요구되며, 고용량의 반도체 메모리 장치를 제공하기 위하여, 증가된 집적도가 요구되고 있다. 종래의 2차원 반도체 메모리 장치의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 기판 상에 수직 방향으로 복수의 메모리 셀을 적층하여 메모리 용량을 높이는 3차원 반도체 메모리 장치가 제안되고 있다. 도 1 및 2는 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 도면들이다. 도 3 및 4는 도 1의 반도체 메모리 장치의 구체적인 예들을 나타내는 회로도들이다. 도 5 및 6은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 사시도 및 단면도이다. 도 7 및 8은 도 1 및 5의 반도체 메모리 장치의 구체적인 예들을 나타내는 회로도들이다. 도 9, 10, 11, 12, 13 및 14는 도 1의 반도체 메모리 장치의 구체적인 예들을 나타내는 도면들이다. 도 15, 16, 17, 18, 19, 20a, 20b 및 21은 본 발명의 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 사시도, 평면도들 및 단면도들이다. 도 22는 본 발명의 실시예들에 따른 반도체 메모리 장치의 일 예를 나타내는 블록도이다. 도 23은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다. 이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다. 이하에서는, 기판의 상면에 수직한 수직 방향을 제1 방향(D1)으로 정의하며, 상기 기판의 상면에 수평한 수평 방향들 중에서 서로 교차하는 2개의 방향들을 각각 제2 및 제3 방향들(D2, D3)로 정의한다. 예를 들어, 제2 및 제3 방향들(D2, D3)은 서로 직교할 수 있다. 한편, 각 제1 내지 제3 방향들(D1, D2, D3)은 도면에 도시된 방향뿐만 아니라, 이와 반대되는 방향도 포함할 수 있다. 도 1 및 2는 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 도면들이다. 도 1을 참조하면, 반도체 메모리 장치의 메모리 셀 어레이의 일부를 예시하고 있으며, 상기 메모리 셀 어레이의 일부와 연결되는 주변 회로의 일부를 예시하고 있다. 예를 들어, 상기 메모리 셀 어레이(또는 그 일부)는 상기 기판(예를 들어, 도 6의 제1 기판(SUB1) 및/또는 도 15의 기판(SUB)) 상에 형성 및 배치될 수 있다. 상기 반도체 메모리 장치는 복수의 메모리 셀들(MC11, MC21, MC31, MC41, MC12, MC22, MC32, MC42), 복수의 로컬 비트 라인들(LBL11, LBL21, LBL31, LBL12, LBL22, LBL32), 복수의 워드 라인들(WL11, WL21, WL31, WL12, WL22, WL32), 복수의 글로벌 비트 라인들(GBL11, GBL21, GBL12, GBL22), 복수의 로컬 비트 라인 멀티플렉서들(LMUX11, LMUX21, LMUX31, LMUX12, LMUX22, LMUX32) 및 복수의 센스 앰프들(SA11, SA21, SA12, SA22)을 포함한다. 예를 들어, 복수의 메모리 셀들(MC11, MC21, MC31, MC41, MC12, MC22, MC32, MC42), 복수의 로컬 비트 라인들(LBL11, LBL21, LBL31, LBL12, LBL22, LBL32) 및 복수의 워드 라인들(WL11, WL21, WL31, WL12, WL22, WL32)은 상기 메모리 셀 어레이(또는 그 일부)에 포함될 수 있다. 예를 들어, 복수의 글로벌 비트 라인들(GBL11, GBL21, GBL12, GBL22) 및 복수의 로컬 비트 라인 멀티플렉서들(LMUX11, LMUX21, LMUX31, LMUX12, LMUX22, LMUX32)은 상기 메모리 셀 어레이(또는 그 일부) 및/또는 상기 주변 회로(또는 그 일부)에 포함될 수 있다. 예를 들어, 복수의 센스 앰프들(SA11, SA21, SA12, SA22)은 상기 주변 회로(또는 그 일부)에 포함될 수 있다. 복수의 메모리 셀들(MC11, MC21, MC31, MC41, MC12, MC22, MC32, MC42)은 상기 기판 상에 제1, 제2 및 제3 방향들(D1, D2, D3)을 따라 배치된다. 메모리 셀들이 제2 및 제3 방향들(D2, D3)만을 따라 배열되는 2차원 반도체 메모리 장치와 다르게, 본 발명의 실시예들에 따른 반도체 메모리 장치는 복수의 메모리 셀들(MC11, MC21, MC31, MC41, MC12, MC22, MC32, MC42)이 제2 및 제3 방향들(D2, D3)뿐만 아니라 제1 방향(D1)을 따라서도 배열되는 3차원 반도체 메모리 장치일 수 있다. 복수의 로컬 비트 라인들(LBL11, LBL21, LBL31, LBL12, LBL22, LBL32)은 상기 기판 상에 제1 방향(D1)으로 연장되고, 복수의 메모리 셀들(MC11, MC21, MC31, MC41, MC12, MC22, MC32, MC42)과 전기적으로 연결된다. 복수의 로컬 비트 라인들(LBL11, LBL21, LBL31, LBL12, LBL22, LBL32)은 제2 및 제3 방향들(D2, D3)로 이격하도록 배열될 수 있다. 제2 방향(D2)을 따라 인접하도록 배치되는 2개의 로컬 비트 라인들 사이에 일부 메모리 셀들이 배치될 수 있다. 각 로컬 비트 라인이 연장되는 제1 방향(D1)을 따라 인접하도록 배치되는 메모리 셀들은 동일한 로컬 비트 라인과 전기적으로 연결될 수 있다. 구체적으로, 제1 방향(D1)을 따라 배열되는 메모리 셀들은 하나의 셀 스트링을 형성할 수 있고, 각 셀 스트링 및 이에 포함되는 메모리 셀들은 인접한 하나의 로컬 비트 라인과 전기적으로 연결될 수 있다. 또한, 제2 방향(D2)을 따라 인접하도록 배치되는 메모리 셀들 중 일부는 동일한 로컬 비트 라인과 전기적으로 연결될 수 있다. 구체적으로, 하나의 로컬 비트 라인에 인접하면서 제2 방향(D2)을 따라 배열되는 2개의 셀 스트링들 및 이에 포함되는 메모리 셀들은 상기 하나의 로컬 비트 라인과 전기적으로 연결되어 이를 공유할 수 있다. 예를 들어, 메모리 셀들(MC11, MC21)은 제2 방향(D2)으로 서로 인접한 로컬 비트 라인들(LBL11, LBL21) 사이에 배치될 수 있다. 메모리 셀들(MC11, MC21) 중에서, 제1 방향(D1)을 따라 배열되는 메모리 셀들(MC11)은 동일한 로컬 비트 라인(LBL11)과 전기적으로 연결될 수 있으며, 제1 방향(D1)을 따라 배열되는 메모리 셀들(MC21)은 동일한 로컬 비트 라인(LBL21)과 전기적으로 연결될 수 있다. 메모리 셀들(MC11)과 메모리 셀들(MC21)은 로컬 비트 라인을 공유하지 않을 수 있다. 예를 들어, 메모리 셀들(MC31, MC41)은 제2 방향(D2)으로 서로 인접한 로컬 비트 라인들(LBL21, LBL31) 사이에 배치될 수 있다. 메모리 셀들(MC31, MC41) 중에서, 제1 방향(D1)을 따라 배열되는 메모리 셀들(MC31)은 동일한 로컬 비트 라인(LBL21)과 전기적으로 연결될 수 있으며, 제1 방향(D1)을 따라 배열되는 메모리 셀들(MC41)은 동일한 로컬 비트 라인(LBL31)과 전기적으로 연결될 수 있다. 메모리 셀들(MC31)과 메모리 셀들(MC41)은 로컬 비트 라인을 공유하지 않을 수 있다. 한편, 메모리 셀들(MC21, MC31)은 로컬 비트 라인(LBL21)을 공유할 수 있다. 이와 유사하게, 메모리 셀들(MC12, MC22)은 로컬 비트 라인들(LBL12, LBL22) 사이에 배치될 수 있고, 메모리 셀들(MC12)은 로컬 비트 라인(LBL12)과 전기적으로 연결될 수 있으며, 메모리 셀들(MC22)은 로컬 비트 라인(LBL22)과 전기적으로 연결될 수 있다. 메모리 셀들(MC32, MC42)은 로컬 비트 라인들(LBL22, LBL32) 사이에 배치될 수 있고, 메모리 셀들(MC32)은 로컬 비트 라인(LBL21)과 전기적으로 연결될 수 있으며, 메모리 셀들(MC42)은 로컬 비트 라인(LBL32)과 전기적으로 연결될 수 있다. 메모리 셀들(MC12)과 메모리 셀들(MC22)은 로컬 비트 라인을 공유하지 않을 수 있고, 메모리 셀들(MC32)과 메모리 셀들(MC32)은 로컬 비트 라인을 공유하지 않을 수 있으며, 메모리 셀들(MC22, MC32)은 로컬 비트 라인(LBL22)을 공유할 수 있다. 복수의 워드 라인들(WL11, WL21, WL31, WL12, WL22, WL32)은 상기 기판 상에 제3 방향(D3)으로 연장되고, 복수의 메모리 셀들(MC11, MC21, MC31, MC41, MC12, MC22, MC32, MC42)과 전기적으로 연결된다. 복수의 워드 라인들(WL11, WL21, WL31, WL12, WL22, WL32)은 제1 및 제2 방향들(D1, D2)을 따라 이격하도록 배열될 수 있다. 동일한 층에 배치되고 각 워드 라인이 연장되는 제3 방향(D3)을 따라 인접하도록 배치되는 메모리 셀들은 동일한 워드 라인과 전기적으로 연결될 수 있다. 구체적으로, 동일한 층에서 제3 방향(D3)을 따라 배열되는 메모리 셀들은 하나의 셀 열을 형성할 수 있고, 각 셀 열은 인접한 하나의 워드 라인과 전기적으로 연결될 수 있다. 또한, 동일한 층에 배치되고 제2 방향(D2)을 따라 인접하도록 배치되는 메모리 셀들 중 일부는 동일한 워드 라인과 전기적으로 연결될 수 있다. 구체적으로, 동일한 층에 배치되고 제2 방향(D2)을 따라 인접하도록 배치되며 서로 다른 로컬 비트 라인들과 연결되는 2개의 셀 열들 및 이에 포함되는 메모리 셀들은 동일한 워드 라인과 전기적으로 연결되어 이를 공유할 수 있다. 예를 들어, 메모리 셀들(MC11) 및 이와 제3 방향(D3)으로