Search

KR-20260061632-A - Nano-Supercapacitor and manufacturing method of same

KR20260061632AKR 20260061632 AKR20260061632 AKR 20260061632AKR-20260061632-A

Abstract

본 발명은 복수 개의 요철 형상의 그레이팅부가 형성된 나노 그레이팅(nanograting) 기판, 상기 나노 그레이팅 기판 상에 형성된 절연층, 복수 개의 상기 그레이팅부의 제1 측면에 형성된 상기 절연층 상에 증착된 복수 개의 제1 측면부 전극, 복수 개의 상기 그레이팅부의 제2 측면에 형성된 상기 절연층 상에 증착된 복수 개의 제2 측면부 전극 및 복수 개의 상기 제1 측면부 전극 및 복수 개의 상기 제2 측면부 전극의 표면에 코팅된 나노 물질을 포함하는 나노갭 슈퍼커패시터로서, 본 발명에 의하면, 3D 구조와 나노소재로 전극 표면적을 극대화하고, 균일한 나노갭을 일괄 공정으로 제작할 수 있다.

Inventors

  • 권대성
  • 유일선
  • 김현수

Assignees

  • 현대자동차주식회사
  • 기아 주식회사

Dates

Publication Date
20260506
Application Date
20241028

Claims (18)

  1. 복수 개의 요철 형상의 그레이팅부가 형성된 나노 그레이팅(nanograting) 기판; 상기 나노 그레이팅 기판 상에 형성된 절연층; 복수 개의 상기 그레이팅부의 제1 측면에 형성된 상기 절연층 상에 증착된 복수 개의 제1 측면부 전극; 복수 개의 상기 그레이팅부의 제2 측면에 형성된 상기 절연층 상에 증착된 복수 개의 제2 측면부 전극; 및 복수 개의 상기 제1 측면부 전극 및 복수 개의 상기 제2 측면부 전극의 표면에 코팅된 나노 물질을 포함하는, 나노갭 슈퍼커패시터.
  2. 청구항 1에 있어서, 복수 개의 상기 제1 측면부 전극과 각각 연결되며, 복수 개의 상기 그레이팅부의 상면에 형성된 상기 절연층 상에 증착된 복수 개의 제1 상면부 전극; 및 복수 개의 상기 제2 측면부 전극과 각각 연결되며, 복수 개의 상기 그레이팅부의 상면에 형성된 상기 절연층 상에 증착된 복수 개의 제2 상면부 전극을 더 포함하는, 나노갭 슈퍼커패시터.
  3. 청구항 2에 있어서, 복수 개의 상기 제1 측면부 전극의 상기 나노 그레이팅 기판의 일 단부 측으로 연장된 제1 연장부는 상기 나노 그레이팅 기판의 횡단면상 상기 제2 측면부 전극과 오버랩(overlap)되지 않고, 복수 개의 상기 제2 측면부 전극의 상기 나노 그레이팅 기판의 타 단부 측으로 연장된 제2 연장부는 상기 나노 그레이팅 기판의 횡단면상 상기 제1 측면부 전극과 오버랩(overlap)되지 않는 것을 특징으로 하는, 나노갭 슈퍼커패시터.
  4. 청구항 3에 있어서, 복수 개의 상기 제1 상면부 전극은 상기 나노 그레이팅 기판의 횡단면상 상기 제2 측면부 전극과 오버랩(overlap)되지 않고, 복수 개의 상기 제2 상면부 전극은 상기 나노 그레이팅 기판의 횡단면상 상기 제1 측면부 전극과 오버랩(overlap)되지 않는 것을 특징으로 하는, 나노갭 슈퍼커패시터.
  5. 청구항 4에 있어서, 복수 개의 상기 제1 상면부 전극과 연결된 제1 전극; 및 복수 개의 상기 제2 상면부 전극과 연결된 제2 전극을 더 포함하는, 나노갭 슈퍼커패시터.
  6. 청구항 4에 있어서, 상기 제1 측면부 전극과 상기 제1 측면부 전극에 이웃한 상기 제2 측면부 전극 간의 간격은 100nm 이하인 것을 특징으로 하는, 나노갭 슈퍼커패시터.
  7. 청구항 4에 있어서, 상기 나노 물질은 CNT(Carbon nanotube) 또는 graphene인 것을 특징으로 하는, 나노갭 슈퍼커패시터.
  8. 복수 개의 요철 형상의 그레이팅부가 형성된 나노 그레이팅(nanograting) 기판 상에 절연층을 형성하는 단계; 복수 개의 상기 그레이팅부의 제1 측면에 형성된 상기 절연층 상에 복수 개의 제1 측면부 전극을 증착하는 단계; 복수 개의 상기 그레이팅부의 제2 측면에 형성된 상기 절연층 상에 복수 개의 제2 측면부 전극을 증착하는 단계; 및 복수 개의 상기 제1 측면부 전극 및 복수 개의 상기 제2 측면부 전극의 표면에 나노 물질을 코팅하는 단계를 포함하는, 나노갭 슈퍼커패시터의 제조 방법.
  9. 청구항 8에 있어서, 복수 개의 제1 측면부 전극을 증착하는 단계는, 복수 개의 상기 제1 측면부 전극과 각각 연결되며, 복수 개의 상기 그레이팅부의 상면에 형성된 상기 절연층 상에 복수 개의 제1 상면부 전극을 증착하는 단계를 포함하고, 복수 개의 제2 측면부 전극을 증착하는 단계는, 복수 개의 상기 제2 측면부 전극과 각각 연결되며, 복수 개의 상기 제1 상면부 전극 상에 복수 개의 제2 상면부 전극을 증착하는 단계를 포함하는, 나노갭 슈퍼커패시터의 제조 방법.
  10. 청구항 9에 있어서, 복수 개의 상기 그레이팅부 상에 오버랩(overlap)된 상기 제1 상면부 전극 및 상기 제2 상면부 전극을 식각하는 단계를 더 포함하는, 나노갭 슈퍼커패시터의 제조 방법.
  11. 청구항 10에 있어서, 상기 식각하는 단계에서 남은 복수 개의 상기 제1 상면부 전극은 상기 나노 그레이팅 기판의 횡단면상 상기 제2 측면부 전극과 오버랩되지 않고, 상기 식각하는 단계에서 남은 복수 개의 상기 제2 상면부 전극은 상기 나노 그레이팅 기판의 횡단면상 상기 제1 측면부 전극과 오버랩되지 않는 것을 특징으로 하는, 나노갭 슈퍼커패시터의 제조 방법.
  12. 청구항 10에 있어서, 복수 개의 상기 제1 상면부 전극과 연결된 제1 전극을 형성하는 단계; 및 복수 개의 상기 제2 상면부 전극과 연결된 제2 전극을 형성하는 단계를 더 포함하는, 나노갭 슈퍼커패시터의 제조 방법.
  13. 청구항 10에 있어서, 상기 제1 측면부 전극과 상기 제1 측면부 전극에 이웃한 상기 제2 측면부 전극 간의 간격은 100nm 이하인 것을 특징으로 하는, 나노갭 슈퍼커패시터의 제조 방법.
  14. 청구항 10에 있어서, 상기 나노 물질은 CNT(Carbon nanotube) 또는 graphene인 것을 특징으로 하는, 나노갭 슈퍼커패시터의 제조 방법.
  15. 청구항 10에 있어서, 상기 나노 물질을 코팅하는 단계는, 상기 나노물질이 분산된 용액을 상기 나노 그레이팅 기판에 코팅하는 단계; 상기 나노 그레이팅 기판에 코팅하는 단계 후 나노물질 보호 마스킹 레이어를 코팅하는 단계; 상기 나노물질 보호 마스킹 레이어를 부분적으로 식각하는 단계; 노출된 상기 나노물질을 식각하는 단계; 및 남아 있는 상기 나노물질 보호 마스킹 레이어를 식각하는 단계를 포함하고, 상기 나노물질 보호 마스킹 레이어를 부분적으로 식각하는 단계에서 식각되는 상기 나노물질 보호 마스킹 레이어는 상기 그레이팅부의 상면에 코팅된 나노물질 보호 마스킹 레이어를 포함하는, 나노갭 슈퍼커패시터의 제조 방법.
  16. 청구항 10에 있어서, 상기 나노 물질을 코팅하는 단계는, 상기 상기 나노 그레이팅 기판에 희생층을 증착하는 단계; 상기 나노물질이 분산된 용액을 상기 나노 그레이팅 기판에 코팅하는 단계; 및 상기 희생층을 제거하는 단계를 포함하는, 나노갭 슈퍼커패시터의 제조 방법.
  17. 청구항 16에 있어서, 상기 희생층을 증착하는 단계에서 복수 개의 상기 제1 측면부 전극 및 복수 개의 상기 제2 측면부 전극 상에는 상기 희생층이 증착되지 않는 것을 특징으로 하는, 나노갭 슈퍼커패시터의 제조 방법.
  18. 청구항 16에 있어서, 상기 희생층을 제거하는 단계는 상기 나노물질을 통해 에칭액을 침투시켜 상기 희생층을 제거하는 것을 특징으로 하는, 나노갭 슈퍼커패시터의 제조 방법.

Description

나노갭 슈퍼커패시터 및 그것의 제조 방법{Nano-Supercapacitor and manufacturing method of same} 본 발명은 나노갭 슈퍼커패시터와 그것을 제조하는 방법에 관한 것이다. IDE(interdigital electrode)형 Nano-Supercapacitor는 FIB(Focused Ion Beam) 등 나노 공정을 활용해 나노 스케일 간격을 가지는 IDE 형태로 제작될 수 있다. IDE 형태의 MSC(Micro Supercapacitor)는 샌드위치형 전극 기반 capacitor에 비해 소자 전 면적에 이온이 확산되기 쉽고, 두 전극 사이의 거리를 제어하기 용이하며, 분리막이 필요하지 않다는 장점을 가진다. 단일 평판 상에 형성되는 IDE 형 슈퍼커패시터는 일반적으로 전극 표면적이 넓고, 전극 간 간격이 좁을수록 성능이 우수하다. 따라서, 전극 표면적을 늘리기 위해 porous한 탄소 기반 전극(CNT, graphene, activated carbon 등)을 많이 활용한다. 전극 사이 간격이 가까울수록 충/방전시 이온의 확산과 이동해야 되는 거리가 짧아지고, 전극의 active area 가 보다 넓어지는 효과가 있다. 따라서, 갭 사이즈가 작아질수록 더욱 성능이 우수한 supercapacitor 개발이 가능하고, 나노갭을 가지는 supercapacitor 제작 시 기존 마이크로갭 supercapacitor 보다 성능 향상을 기대할 수 있다. 그런데, 종래의 나노갭을 가지는 슈퍼커패시터의 경우 MXene, CNT 등의 나노 소재를 활용하여 나노갭을 형성해 커패시터 성능을 향상시키고자 하나, 갭을 형성하는 공정으로 대부분 FIB 등의 시리얼 프로세스를 활용하여 일괄 제작이 어려우며, 3D 구조 등 전극 표면적을 극대화 할 수 있는 구조로 제작하는 것이 어려운 점이 있다. 그리고, 표면적을 늘리기 위해 DRIE 공정 등으로 3D 구조로 제작하여 전극 면적을 키울 수 있으나, 대신 나노스케일의 균일한 갭 형성이 어렵다. 이상의 배경기술에 기재된 사항은 발명의 배경에 대한 이해를 돕기 위한 것으로서, 이 기술이 속하는 분야에서 통상의 지식을 가진 자에게 이미 알려진 종래기술이 아닌 사항을 포함할 수 있다. 도 1은 본 발명의 나노갭 슈퍼커패시터를 도시한 것이다. 도 2는 도 1의 X-X 단면을 나타낸 것이다. 도 3 내지 도 22는 본 발명의 나노갭 슈퍼커패시터를 제조하는 방법의 전극 형성 과정을 도시한 것이다. 도 23은 도 20을 부분 확대한 것이다. 도 24는 도 23을 기준으로 나노물질이 패터닝된 상태를 도시한 것이다. 도 25 내지 도 29는 본 발명의 나노갭 슈퍼커패시터를 제조하는 방법의 나노물질의 패터닝 과정의 일 예를 순차적으로 도시한 것이다. 도 30 내지 도 32는 본 발명의 나노갭 슈퍼커패시터를 제조하는 방법의 나노물질의 패터닝 과정의 다른 일 예를 순차적으로 도시한 것이다. 본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 본 발명의 바람직한 실시 예를 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 공지의 기술이나 반복적인 설명은 그 설명을 줄이거나 생략하기로 한다. 도 1은 본 발명의 나노갭 슈퍼커패시터를 도시한 것이고, 도 2는 도 1의 X-X 단면을 나타낸 것이다. 이하, 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 의한 나노갭 슈퍼 커패시터를 설명하기로 한다. 본 발명은 3D 구조와 나노 소재로 전극 표면적을 극대화하고, 균일한 나노갭을 일괄 공정으로 제작함으로써 커패시터 성능을 보다 향상시킬 수 있는 나노갭 슈퍼커패시터이다. 본 발명의 나노갭 커패시터는 나노갭을 가지는 IDE(interdigital electrode) 전극에 나노 물질을 코팅하여 제작됨으로써, 전극 면적을 극대화하고 나노사이즈 갭을 웨이퍼 스케일로 균일하게 형성하여 커패시터 성능을 향상시킬 수 있다. 이를 위해, 본 발명의 Si 나노 그레이팅(nanograting) 기판(110)에는, 일 방향으로 연장되어 형성되며 다른 일 방향으로 이격되어 배열된 요철 형상의 그레이팅부(111)가 형성되고, 그레이팅부(111)에 금속 박막을 증착하여 IDE(Interdigitated Electrode)를 제작하고, IDE 표면에 CNT(Carbon nanotube), graphene 등의 나노 물질을 코팅해 슈퍼커패시터로 활용한다. 나노 그레이팅 기판(110)에는 SiO2, Si3N4 등의 절연층(120)이 형성되고, 나노 그레이팅 기판(110) 상에 대향되는 양 단부에 각각 제1 전극(151)과 제2 전극(152)이 형성된다. 제1 전극(151)은 그레이팅부(111) 상에 형성된 제1 측면부 전극(131) 및 제1 상면부 전극(141)과 연결되고, 제2 전극(152)은 그레이팅부(111) 상에 형성된 제2 측면부 전극(132) 및 제2 상면부 전극(142)과 연결된다. 그리고, 형성된 전극 및 절연층(120) 상에 나노 물질(160)이 코팅되어 형성된다. 제1 측면부 전극(131)은 그레이팅부(111)의 제1 측면의 절연층(120) 상에 증착된다. 그리고, 제2 측면부 전극(132)은 그레이팅부(111)의 제1 측면에 대향되는 제2 측면의 절연층(120) 상에 증착된다. 본 발명은 이와 같이 그레이팅부(111)의 sidewall에 금속을 증착(slanted evaporation)함으로써 나노갭을 갖는 IDE 형태로 제조된다. 제1 상면부 전극(141)은 제1 측면부 전극(131)과 연결되고, 그레이팅부(111)의 상면에 증착되며, 나노 그레이팅 기판(110) 상의 일 단부에 형성됨으로써, 그 위에 증착되는 제1 전극(151)과 연결된다. 제2 상면부 전극(142)은 제2 측면부 전극(132)과 연결되고, 그레이팅부(111)의 상면에 증착되며, 나노 그레이팅 기판(110) 상의 타 단부에 형성됨으로써, 그 위에 증착되는 제2 전극(152)과 연결된다. 이를 위해, 제1 측면부 전극(131)은 제2 측면부 전극(132)보다 제1 전극(151) 측으로 더 연장되어 제1 연장부를 형성하며, 제2 측면부 전극(132)은 제1 측면부 전극(131)보다 제2 전극(152) 측으로 더 연장되어 제2 연장부를 형성한다. 따라서, 제1 측면부 전극(131)의 제1 연장부는 횡단면상 제2 측면부 전극(132)과 오버랩(overlap)되지 않으며, 제2 측면부 전극(132)의 제2 연장부는 횡단면상 제1 측면부 전극(131)과 오버랩(overlap)되지 않도록 형성된다. 본 발명은 이와 같이 격자구조 벽면에 증착된 박막을 전극으로 활용하기 때문에 footprint area 대비 넓은 표면적을 가지는 IDE 기반 커패시터 제작이 가능하고, FIB와 같은 공정을 사용하지 않고 균일한 나노갭을 일괄 공정을 통해 제작 가능하게 한다. 다음, 도 3 내지 도 22는 본 발명의 나노갭 슈퍼커패시터를 제조하는 방법의 전극 형성 과정, 도 25 내지 도 32는 나노물질 패터닝 과정을 도시한 것이다. 이하, 도 3 내지 도 22 및 도 25 내지 도 32를 참조하여 본 발명의 일 실시예에 의한 나노갭 슈퍼 커패시터의 제조 방법을 설명하기로 한다. 도 3은 나노 그레이팅 기판(110)에 절연층(120)이 형성된 상태이며, 도 4는 도 7의 1번 단면을 나타낸 것이며, 도 5는 이때의 평면을 도시한 것이다. Thermal oxidation, CVD 등 conformal하게 절연층을 형성할 수 있는 공정을 활용하여 SiO2, Si3N4 등의 절연층(120)을 형성한다. 도 6은 도 4의 일 부분과 인자를 나타낸 것이다. 도 7은 제1 측면부 전극과 제1 상면부 전극이 형성된 상태이며, 도 8은 도 7의 1번 단면, 도 9는 도 7의 2번 단면을 나타낸 것이며, 도 10은 이때의 평면을 도시한 것이다. 절연층(120)이 형성된 나노 그레이팅 기판(110)의 그레이팅부(111)의 제1 측면에 제1 측면부 전극(131)과, 그레이팅부(111)의 상면에 상면부 전극을 형성한 상태이다. 상면부 전극은 이후 식각을 통해 제1 상면부 전극(141)만 남도록 한다. 도 6과 함께 참조하면, Directionality가 좋은 evaporation 공정을 활용해 기판을 기울여 증착한다. 이때 요철구조의 한 벽면(그레이팅부(111)의 제1 측면)과 상부에만 금속이 증착될 수 있도록, 박막 증착 기판을 기울이는 각도 θ는 요철구조의 높이 h, 폭 w, 요철구조 간격 d를 고려해 설정한다. 즉, tanθ=(d-w)/h 를 만족하는 θ보다 큰 각도로 기울여 증착한다. 도 11은 제1 측면부 전극과 제1 상면부 전극 형성 후, 제2 측면부 전극과 제2 상면부 전극이 형성된 상태이며, 도 12는 도 11의 1번 단면, 도 13은 도 11의 2번 단면을 나타낸 것이며, 도 14는 이때의 평면을 도시한 것이다. 절연층(120)이 형성된 나노 그레이팅 기판(110)의 그레이팅부(111)의 제2 측면에 제2 측면부 전극(132)과, 상기 나노 그레이팅 기판(110) 상면에 형성된 상면부 전극 상에 상면부 전극을 형성한 상태이다. 상면부 전극은 이후 식각을 통해 제2 상면부 전극(142)만 남도록 한다. 즉, 제1 측면에 증착된 금속 박막의 반대 방향 벽면에 금속이 증착될 수 있도록 앞서 설명한 바와 같이 기판을 기울여 evaporation을 진행한다. 도시에서 점선은 마스킹(masking) 영역을 나타낸 것이다. 다음, 도 15는 상면부 전극을 식각하여 제1 상면부 전극(141), 제2 상면부 전극(142)을 형성한 상태이며, 도 16은 도 15의 1번 단면, 도 17은 도 15의 2번 단면을 나타낸 것이며, 도 18은 이때의 평면을 도시한 것이다. 즉, 이전 공정에서 형성한 그레이팅부(111) 상면의 금속 박막을 RIE(reactive ion etching)를 통해 식각하여 제1 상면부 전극(141)과 제2 상면부 전극(142)을 형성한다. 그리고, 도 19는 복수 개의 제1 상면부 전극(131) 상에 제1 전극(151)과, 복수 개의 제2 상면부 전극(132) 상에 제