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KR-20260061654-A - SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD FOR THE SAME

KR20260061654AKR 20260061654 AKR20260061654 AKR 20260061654AKR-20260061654-A

Abstract

본 개시는 일 실시예로서, 실장 영역을 갖고, 상기 실장 영역의 적어도 일부를 둘러싸는 제1 댐 및 상기 제1 댐과 이격되어 상기 제1 댐을 둘러싸는 제2 댐을 포함하는 기판; 상기 기판의 실장 영역 상에 배치된 서브 반도체 패키지; 상기 기판과 상기 서브 반도체 패키지 사이에 배치되어 상기 기판과 상기 서브 반도체 패키지를 전기적으로 연결하는 전도성 범프들; 및 상기 기판과 상기 서브 반도체 패키지 사이의 공간의 적어도 일부를 채우며, 상기 전도성 범프들을 덮는 언더필 물질; 을 포함하며, 상기 제1 댐 및 상기 제2 댐은 상기 기판의 일면으로부터 상측으로 돌출되고, 상기 제1 댐의 내측 벽면은 하측으로 갈수록 상기 제2 댐과의 거리가 멀어지는 경사면을 포함하는, 반도체 패키지를 제공한다.

Inventors

  • 우현성

Assignees

  • 삼성전자주식회사

Dates

Publication Date
20260506
Application Date
20241028

Claims (10)

  1. 실장 영역을 갖고, 상기 실장 영역의 적어도 일부를 둘러싸는 제1 댐 및 상기 제1 댐과 이격되어 상기 제1 댐을 둘러싸는 제2 댐을 포함하는 기판; 상기 기판의 실장 영역 상에 배치된 서브 반도체 패키지; 상기 기판과 상기 서브 반도체 패키지 사이에 배치되어 상기 기판과 상기 서브 반도체 패키지를 전기적으로 연결하는 전도성 범프들; 및 상기 기판과 상기 서브 반도체 패키지 사이의 공간의 적어도 일부를 채우며, 상기 전도성 범프들을 덮는 언더필 물질; 을 포함하며, 상기 제1 댐 및 상기 제2 댐은 상기 기판의 일면으로부터 상측으로 돌출되고, 상기 제1 댐의 내측 벽면은 하측으로 갈수록 상기 제2 댐과의 거리가 멀어지는 경사면을 포함하는, 반도체 패키지.
  2. 제1 항에 있어서, 상기 제2 댐의 높이는 상기 제1 댐의 높이 이상인, 반도체 패키지.
  3. 제1 항에 있어서, 상기 제1 댐의 높이는 5 μm 내지 15 μm인, 반도체 패키지.
  4. 제1 항에 있어서, 상기 제2 댐의 높이는 5 μm 내지 25 μm인, 반도체 패키지.
  5. 제1 항에 있어서, 상기 제1 댐과 상기 제2 댐 사이의 간격은 5 μm 내지 15 μm인, 반도체 패키지.
  6. 제1 항에 있어서, 상기 언더필 물질은 상기 제1 댐을 더 덮고, 상기 제1 댐과 상기 제2 댐 사이의 영역의 적어도 일부를 채우는, 반도체 패키지.
  7. 실장 영역을 갖고, 절연층, 상기 절연층에 매립된 배선층, 상기 절연층 상에 배치되어 상기 배선층과 전기적으로 연결된 패드 및 상기 절연층 상에 배치되고 상기 패드의 적어도 일부를 노출시키는 보호층을 포함하는 제1 기판; 상기 제1 기판의 실장 영역 상에 배치되며, 제2 기판, 상기 제2 기판 상에 나란히 배치된 복수의 반도체 칩들 및 상기 반도체 칩들 각각의 적어도 일부를 덮는 봉합재를 포함하는 서브 반도체 패키지; 상기 제1 기판과 상기 반도체 패키지 사이에 배치되어 상기 제1 기판과 상기 서브 반도체 패키지를 전기적으로 연결하는 전도성 범프들; 및 상기 제1 기판과 상기 서브 반도체 패키지 사이의 공간의 적어도 일부를 채우며, 상기 전도성 범프들을 덮는 언더필 물질; 을 포함하며, 상기 보호층은 각각 상측으로 돌출되어 상기 실장 영역의 적어도 일부를 둘러싸는 제1 댐 및 상기 제1 댐과 이격되어 상기 제1 댐을 둘러싸는 제2 댐을 포함하고, 상기 제1 댐의 내측 벽면은 하측으로 갈수록 상기 제2 댐과의 거리가 멀어지는 경사면을 포함하는, 반도체 패키지.
  8. 제7 항에 있어서, 상기 복수의 반도체 칩들은 로직 칩 및 메모리 칩 중 적어도 하나를 포함하는, 반도체 패키지.
  9. 절연층, 상기 절연층 상에 배치된 패드 및 상기 절연층 상에 배치되어 상기 패드를 덮는 보호층을 포함하는 기판을 준비하는 단계; 상기 보호층의 제1 영역 및 상기 제1 영역과 이격되어 상기 제1 영역을 둘러싸는 제2 영역 각각의 두께 방향으로의 일부를 제거하여, 상기 제1 영역과 상기 제2 영역 사이에서 상측으로 돌출된 제1 댐 및 상기 제2 영역의 외측에서 상측으로 돌출된 제2 댐을 형성하는 단계; 상기 제1 댐을 가공하여 상기 제1 댐의 내측 벽면에 하측으로 갈수록 상기 제2 댐과의 거리가 멀어지도록 경사면을 형성하는 단계; 상기 보호층의 제1 영역 상에 서브 반도체 패키지를 배치하는 단계; 및 상기 제1 댐의 경사면 상에 언더필 물질을 디스펜싱(dispensing)하는 단계; 를 포함하는, 반도체 패키지 제조 방법.
  10. 제9 항에 있어서, 상기 보호층의 제2 영역 상에 상기 언더필 물질을 추가로 디스펜싱하는 단계; 를 더 포함하는, 반도체 패키지 제조 방법.

Description

반도체 패키지 및 그 제조 방법 {SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD FOR THE SAME} 본 개시는 반도체 패키지 및 그 제조 방법에 관한 것이다. 반도체 패키지(또는 반도체 칩)가 기판에 실장될 때, 반도체 패키지와 기판 사이에는 이들 간의 열 팽창 계수(CTE) 차이로 인한 스트레스를 완화하고 전도성 범프를 보호하기 위해 언더필 물질이 채워진다. 언더필 물질은 예컨대 기판 상에 디스펜싱될 수 있으며, 반도체 패키지와 기판 사이의 공간에서 모세관 현상에 의해 전진하며 이들 사이의 공간을 채울 수 있다. 도 1은 일 실시예에 따른 반도체 패키지의 단면도다. 도 2는 일 실시예에 따른 반도체 패키지의 상면도다. 도 3은 일 실시예에 따른 반도체 패키지에 포함된 기판의 단면도다. 도 4는 도 3의 A 영역의 확대도다. 도 5 및 도 6은 도 4의 변형예다. 도 7은 다른 일 실시예에 따른 반도체 패키지의 단면도다. 도 8은 또 다른 일 실시예에 따른 반도체 패키지의 단면도다. 도 9 내지 도 17은 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 이하, 첨부한 도면을 참고로 하여 본 개시의 여러 실시예들에 대하여 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 개시는 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다. 본 개시를 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 개시가 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 다른 부재를 사이에 두고 "간접적으로 연결"되어 있는 것도 포함한다. 유사한 관점에서, 이는 "물리적으로 연결"되어 있는 경우뿐 아니라, "전기적으로 연결"되어있는 것도 포함한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다. 또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다. 또한, 명세서 전체에서, 제1, 제2 등의 순번은 어떤 구성요소를 이와 동일 또는 유사한 다른 구성요소와 구별하기 위하여 사용된 것이며, 반드시 특정 구성요소를 지칭하려는 의도로 사용된 것이 아니다. 따라서, 본 명세서의 특정 부분에서 제1 구성요소로 지칭된 구성은 본 명세서의 다른 부분에서는 제2 구성요소로 지칭될 수도 있다. 또한, 명세서 전체에서, 어떤 구성요소에 대한 단수의 언급은 특별히 반대되는 기재가 없는 한 복수의 이들 구성요소에 대한 언급을 포함한다. 예를 들어, "절연층"은 하나의 절연층뿐 아니라 둘, 셋 또는 그 이상과 같이 복수의 절연층들을 의미하는 것으로 사용될 수 있다. 또한, 명세서 전체에서, 상면, 상측, 상부, 하면, 하측, 하부 등 방향에 대한 언급은 도면을 기준으로 설명과 이해를 돕기 위해 기재되었다. 이하, 도면을 참조하여 본 개시의 실시예들에 따른 반도체 패키지 및 그 제조 방법을 설명한다. 도 1은 일 실시예에 따른 반도체 패키지의 단면도다. 도 2는 일 실시예에 따른 반도체 패키지의 상면도다. 도 3은 일 실시예에 따른 반도체 패키지에 포함된 기판의 단면도다. 도 4는 도 3의 A 영역의 확대도다. 반도체 패키지는 제1 기판(100), 서브 반도체 패키지(200), 전도성 범프(310)들 및 언더필 물질(320)을 포함할 수 있다. 제1 기판(100)은 서브 반도체 패키지(200)가 실장되는 실장 영역(MR)을 가지며, 절연층(110), 배선층(120), 패드들(131, 132), 보호층들(141, 142) 및 전도성 범프(150)를 포함할 수 있다. 또한, 본 개시에 따른 제1 기판(100)은 언더필 물질(320)의 흐름 속도를 증가시키고 보이드(void) 형성을 방지하기 위한 제1 댐(D1) 및 언더필 물질(320)의 오버플로우(overflow)로 인한 결함을 방지하기 위한 제2 댐(D2)을 포함할 수 있다. 절연층(110)은 층간 절연 기능을 수행할 수 있다. 절연층(110)의 재료로는 절연성 물질을 사용할 수 있으며, 예컨대 폴리이미드(polyimide)와 같은 열가소성 수지, 에폭시(epoxy)와 같은 열경화성 수지, FR-4 등을 사용할 수 있다. 배선층(120)은 절연층(110)에 매립될 수 있다. 배선층(120)은 신호 전달 기능을 수행하는 신호 패턴, 파워 전달 기능을 수행하는 파워 패턴, 그라운드 기능을 수행하는 그라운드 패턴 등 다양한 배선 패턴들을 포함할 수 있다. 배선층(120)의 수는 특별히 제한되지 않으며, 도면에 도시된 것보다 많거나 적을 수 있다. 패드들(131, 132)은 절연층(110)의 상면 상에 배치된 제1 패드(131) 및 절연층(110)의 하면 상에 배치된 제2 패드(132)를 포함할 수 있다. 제1 패드(131)와 제2 패드(132)는 배선층(120)과 전기적으로 연결될 수 있으며, 제1 기판(100)을 외부 구성과 전기적으로 연결할 수 있다. 예컨대, 제1 패드(131)는 서브 반도체 패키지(200)와 전기적으로 연결되고, 제2 패드(132)는 반도체 패키지가 실장되는 기판(예컨대, 메인 보드)과 전기적으로 연결될 수 있다. 서로 다른 층에 배치된 배선층(120)들, 그리고 배선층(120)과 패드(131, 132)는 절연층(110)에 매립되는 비아를 통해 서로 연결될 수 있다. 배선층(120)과 패드들(131, 132) 각각의 재료로는 전도성 물질을 사용할 수 있으며, 예컨대 알루미늄(Al), 구리(Cu), 금(Au), 백금(Pt), 은(Ag), 주석(Sn), 니켈(Ni), 크롬(Cr), 팔라듐(Pd) 또는 이들 중 둘 이상의 합금을 사용할 수 있다. 보호층들(141, 142)은 절연층(110) 상에 배치되어 제1 기판(100)을 외부 환경으로부터 보호할 수 있다. 보호층들(141, 142)은 절연층(110)의 상면 상에 배치된 제1 보호층(141) 및 절연층(110)의 하면 상에 배치된 제2 보호층(142)을 포함할 수 있다. 제1 보호층(141)과 제2 보호층(142) 각각의 재료료는 솔더 레지스트와 같은 절연성 물질을 사용할 수 있다. 제1 보호층(141)과 제2 보호층(142)은 각각 이들이 덮는 제1 패드(131) 또는 제2 패드(132)의 적어도 일부를 노출시킬 수 있다. 예컨대, 제1 보호층(141)은 제1 패드(131)의 적어도 일부를 노출시키는 개구(141h)를 가지며, 개구(141h)는 서브 반도체 패키지(200) 실장 시 전도성 범프(310)로 채워질 수 있다. 유사하게, 제2 보호층(142)은 제2 패드(132)의 적어도 일부를 노출시키는 개구를 가지며, 상기 개구는 제2 보호층(142) 상에 형성되는 전도성 범프(150)로 채워질 수 있다. 전도성 범프(150)는 반도체 패키지를 외부 구성과 물리적, 전기적으로 연결할 수 있다. 전도성 범프(150)는 제2 보호층(142) 상에 배치되며, 제2 보호층(142)을 통해 노출된 제2 패드(132)와 연결될 수 있다. 전도성 범프(150)의 재료로는 솔더와 같은 전도성 물질을 사용할 수 있다. 제1 댐(D1)과 제2 댐(D2)은 제1 기판(100)의 실장 영역(MR) 주위에 배치되며, 제1 기판(100)의 일면으로부터 상측(제1 기판(100)으로부터 서브 반도체 패키지(200)를 향하는 측)으로 돌출될 수 있다. 제1 댐(D1)은 실장 영역(MR)의 적어도 일부를 둘러싸며, 제2 댐(D2)은 제1 댐(D1)과 이격되어 제1 댐(D1)을 둘러쌀 수 있다. 일 실시예에서, 제1 댐(D1) 및 제2 댐(D2)은 제1 보호층(141)에 의해 형성될 수 있다. 달리 말해서, 제1 댐(D1)과 제2 댐(D2)은 제1 보호층(141)에 포함되는 일부 영역일 수 있다. 예컨대, 제1 보호층(141)은 제1 기판(100)의 표면 보호 기능을 수행하는 기저부(B1)와 기저부(B1) 상으로 돌출된 제1 댐(D1) 및 제2 댐(D2)을 포함할 수 있다. 기저부(B1)의 두께(t3)는 약 5 μm 내지 약 15 μm, 예컨대 약 10 μm일 수 있다. 기저부(B1)의 두께(t3)가 너무 얇은 경우 절연 성능 저하, 보호 기능 약화, 내구성 저하와 같은 문제들이 발생할 수 있다. 기저부(B1)의 두께(t3)가 너무 두꺼운 경우, 패드(131)의 전도성 범프(310)와의 결합 불량이나 결합력 저하, 반도체 패키지 두께 증가와 같은 문제들이 발생할 수 있다. 제1 댐(D1)의 내측 벽면은 하측(서브 반도체 패키지(200)로부터 제1 기판(100)을 향하는 측)으로 갈수록 제2 댐(D2)과의 거리가 멀어지는 경사면(SA)을 포함할 수 있다. 경사면(SA)은 제1 기판(100)과 서브 반도체 패키지(200) 사이로 언더필 물질(320)을 전진시키는 디스펜싱 공정에서 언더필 물질(320)의 초기 흐름 속도를 증가시켜 언더필 물질