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KR-20260061673-A - A MEMORY APPARTUS AND OPERATION METHOD

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Abstract

메모리 장치는, 전압 제어 신호에 기초하여 레벨이 다른 복수의 데이터 판별 전압을 순차적으로 생성하는 전압 생성 회로, 선택된 워드라인을 상기 복수의 데이터 판별 전압으로 순차적으로 구동시키는 라인 구동 회로, 상기 선택된 워드라인과 연결된 메모리 셀이 턴온될 경우 센싱 감지 신호를 생성하는 페이지 버퍼 및 상기 전압 제어 신호에 기초하여 카운팅 동작을 수행하고, 상기 센싱 감지 신호에 기초하여 상기 카운팅 동작을 중지하고, 상기 카운팅 동작에 따른 카운팅 값을 상기 페이지 버퍼에 제공하는 데이터 카운팅 회로를 포함할 수 있다.

Inventors

  • 권대용

Assignees

  • 에스케이하이닉스 주식회사

Dates

Publication Date
20260506
Application Date
20241028

Claims (17)

  1. 전압 제어 신호에 기초하여 레벨이 다른 복수의 데이터 판별 전압을 순차적으로 생성하는 전압 생성 회로; 선택된 워드라인을 상기 복수의 데이터 판별 전압으로 순차적으로 구동시키는 라인 구동 회로; 상기 선택된 워드라인과 연결된 메모리 셀이 턴온될 경우 센싱 감지 신호를 생성하는 페이지 버퍼; 및 상기 전압 제어 신호에 기초하여 카운팅 동작을 수행하고, 상기 센싱 감지 신호에 기초하여 상기 카운팅 동작을 중지하고, 상기 카운팅 동작에 따른 카운팅 값을 상기 페이지 버퍼에 제공하는 데이터 카운팅 회로를 포함하는 메모리 장치.
  2. 제1항에 있어서, 상기 전압 생성 회로는, 상기 전압 제어 신호에 기초하여 낮은 레벨의 데이터 판별 전압부터 높은 레벨의 데이터 판별 전압의 순서로 상기 복수의 데이터 판별 전압을 생성하는 메모리 장치.
  3. 제2항에 있어서, 상기 라인 구동 회로는, 상기 낮은 레벨의 데이터 판별 전압부터 상기 높은 레벨의 데이터 판별 전압의 순서로 상기 선택된 워드라인을 순차적으로 구동시키는 메모리 장치.
  4. 제3항에 있어서, 상기 페이지 버퍼는, 복수의 래치를 포함하며, 상기 복수의 래치 중 하나의 래치는 비트라인과 감지 노드가 연결되고, 상기 비트라인의 레벨이 설정된 레벨보다 낮아지면 상기 센싱 감지 신호를 생성하는 메모리 장치.
  5. 제3항에 있어서, 상기 페이지 버퍼는, 상기 복수의 래치 중 나머지 래치들은 상기 카운팅 값을 저장하는 메모리 장치.
  6. 제5항에 있어서, 상기 데이터 카운팅 회로는, 상기 전압 제어 신호에 기초하여 선택된 워드라인에 제공되는 데이터 판별 전압의 레벨이 변할 때마다 상기 카운팅 값을 업 카운팅하는 메모리 장치.
  7. 제6항에 있어서, 상기 데이터 카운팅 회로는, 상기 센싱 감지 신호가 수신되면 상기 업 카운팅을 중지하고, 카운팅이 중지된 상기 카운트 값을 상기 페이지 버퍼의 상기 나머지 래치들에 제공하는 메모리 장치.
  8. 제7항에 있어서, 상기 나머지 래치들에 저장된 데이터를 그레이 코드에 따른 데이터로 변환하여 출력하는 코드 변환 회로를 더 포함하는 메모리 장치.
  9. 레벨이 다른 복수의 데이터 판별 전압을 순차적으로 선택된 워드라인에 제공하여, 상기 선택된 워드라인을 구동시키는 라인 구동 회로; 상기 선택된 워드라인과 연결된 메모리 셀이 턴온될 경우 센싱 감지 신호를 생성하는 적어도 하나의 센싱 래치를 포함하는 센싱 그룹; 상기 선택된 워드라인을 구동시키는 전압 레벨이 변할 때마다 카운팅 동작을 수행하고, 상기 센싱 감지 신호에 기초하여 상기 카운팅 동작을 중지하고, 상기 카운팅 동작에 따른 카운팅 값을 생성하는 데이터 카운팅 회로; 및 상기 카운팅 값을 저장하여 데이터로 출력하는 적어도 하나의 데이터 래치 회로를 포함하는 데이터 래치 그룹을 포함하는 메모리 장치.
  10. 제9항에 있어서, 상기 라인 구동 회로는, 낮은 레벨의 데이터 판별 전압부터 높은 레벨의 데이터 판별 전압의 순서로 상기 선택된 워드라인에 제공하여, 상기 선택된 워드라인을 구동시키는 메모리 장치.
  11. 제10항에 있어서, 상기 센싱 래치는, 상기 메모리 셀과 연결된 비트라인의 전압 레벨이 설정된 레벨이하로 낮아지면 상기 메모리 셀이 턴온되었다고 판별하는 메모리 장치.
  12. 제11에 있어서, 상기 데이터 카운팅 회로는, 상기 선택된 워드라인에 제공되는 데이터 판별 전압의 레벨이 변할 때마다 상기 카운팅 값을 업 카운팅하는 메모리 장치.
  13. 제11항에 있어서, 상기 데이터 카운팅 회로는, 상기 센싱 감지 신호가 수신되면 상기 업 카운팅을 중지하고, 카운팅이 중지된 상기 카운트 값을 상기 데이터 래치 그룹의 상기 데이터 래치 회로에 제공하는 메모리 장치.
  14. 제13항에 있어서, 상기 데이터 래치 회로는, 상기 카운트 값을 저장하는 적어도 하나의 래치를 포함하는 메모리 장치.
  15. 리드 동작시 선택된 워드라인에 레벨이 다른 데이터 판별 전압을 순차적으로 제공하는 단계; 상기 데이터 판별 전압의 레벨이 변할 때마다 카운팅 동작을 수행하는 단계; 상기 선택된 워드라인과 연결된 메모리 셀의 비트라인 전압 레벨을 감지하는 단계; 감지된 상기 비트라인 전압 레벨이 설정된 레벨보다 낮을 경우 상기 카운팅 동작을 중지하는 단계; 및 상기 카운팅 동작이 중지된 카운팅 값을 데이터로서 출력하는 단계를 포함하는 메모리 장치의 동작 방법.
  16. 제15항에 있어서, 상기 레벨이 다른 데이터 판별 전압을 순차적으로 제공하는 단계는, 레벨이 낮은 데이터 판별 전압부터 레벨이 높은 데이터 판별 전압의 순서로 상기 데이터 판별 전압을 제공하는 단계를 포함하는 메모리 장치의 동작 방법.
  17. 제16항에 있어서, 상기 카운팅 동작을 수행하는 단계는, 상기 카운팅 값을 업 카운팅하는 단계를 포함하는 메모리 장치의 동작 방법.

Description

메모리 장치 및 동작 방법{A MEMORY APPARTUS AND OPERATION METHOD} 본 발명은 집적 회로 기술에 관한 것으로, 메모리 장치 및 동작 방법에 관한 것이다. 최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있다. 반도체 장치는 크게 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 데이터 처리 속도가 빠른데 반하여 저장된 데이터를 유지하기 위하여 전원을 지속적으로 공급받아야 하는 단점이 있고, 비휘발성 메모리 장치는 저장된 데이터를 유지하기 위하여 전원을 계속적으로 공급받지 않아도 되는데 반하여 데이터 처리 속도가 느린 단점이 있다. 따라서, 비휘발성 메모리 장치는 데이터 처리 속도 즉, 동작 속도를 향상시키기 위한 연구가 지속되고 있다. 도 1은 본 발명의 실시예에 따른 메모리 장치의 구성을 설명하기 위한 도면이다. 도 2는 본 발명의 실시예에 따른 메모리 장치의 뱅크 구성을 설명하기 위한 도면이다. 도 3은 본 발명의 실시예에 따른 메모리 장치의 페이지 버퍼를 설명하기 위한 도면이다. 도 4는 본 발명의 실시예에 따른 메모리 장치의 메모리 셀이 저장하는 데이터를 판별하는 동작을 설명하기 위한 도면이다. 도 5는 본 발명의 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다. 도 6은 본 발명의 실시예에 따른 메모리 장치의 코드 변환 회로의 동작을 설명하기 위한 도면이다. 도 7은 본 발명의 실시예에 따른 메모리 장치의 효과를 설명하기 위한 도면이다. 도 8은 본 발명의 다른 실시예에 따른 메모리 장치의 구성을 설명하기 위한 도면이다. 이하, 첨부된 도면들을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하기로 한다. 도 1은 본 발명의 실시예에 따른 메모리 장치의 구성을 설명하기 위한 도면이다. 도 1을 참조하면, 본 발명의 실시예에 따른 메모리 장치(100)는 제어 회로(110), 페이지 버퍼 그룹(120), 전압 생성 회로(130), 라인 구동 회로(140) 메모리 셀 어레이(150) 및 데이터 카운팅 회로(160)을 포함할 수 있다. 또한, 본 발명의 실시예에 따른 메모리 장치(100)는 코드 변환 회로(170)를 추가로 포함할 수 있다. 제어 회로(110)는 페이지 버퍼 그룹(120), 전압 생성 회로(130), 라인 구동 회로(140) 및 데이터 카운팅 회로(160)를 제어하여 메모리 셀 어레이(150)에 데이터를 프로그램하거나, 메모리 셀 어레이(150)에 프로그램된 데이터를 소거시킬 수 있다. 제어 회로(110)는 외부(예를 들어, 호스트)로부터 수신되는 커맨드 신호(CMD) 및 어드레스 신호(ADD)에 기초하여 페이지 버퍼 제어 신호(PB_ctrl)를 생성하고, 페이지 버퍼 제어 신호(PB_ctrl)를 페이지 버퍼 그룹(120)에 제공할 수 있다. 제어 회로(110)는 커맨드 신호(CMD)에 기초하여 전압 제어 신호(V_ctrl)를 생성하고, 전압 제어 신호(V_ctrl)를 전압 생성 회로(130)에 제공할 수 있다. 제어 회로(110)는 커맨드 신호(CMD) 및 어드레스 신호(ADD)에 기초하여 구동 어드레스 신호(ADD_d)를 생성하고, 구동 어드레스 신호(ADD_d)를 라인 구동 회로(140)에 제공할 수 있다. 페이지 버퍼 그룹(120)은 복수의 페이지 버퍼(PB1, PB2, …PBm)를 포함할 수 있다. 복수의 페이지 버퍼(PB1, PB2, …PBm) 각각은 복수의 비트라인(BL1, BL2, …BLm, 여기서 m은 자연수) 각각과 연결될 수 있다. 복수의 페이지 버퍼(PB1, PB2, …PBm) 각각은 메모리 셀에 저장된 데이터 값을 비트라인을 통해 센싱하고, 센싱된 값을 센싱 감지 신호(SD)로서 데이터 카운팅 회로(160)에 제공할 수 있다. 또한, 복수의 페이지 버퍼(PB1, PB2, …PBm) 각각은 데이터 카운팅 회로(160)의 카운팅 값(C<0:2>)을 저장하고, 제 1 형식의 데이터(Data_c)로서 출력할 수 있다. 전압 생성 회로(130)는 전압 제어 신호(V_ctrl)에 기초하여 다양한 전압 레벨의 내부 전압들(V_int)을 생성하고, 내부 전압들(V_int)을 라인 구동 회로(140)에 제공할 수 있다. 예를 들어, 전압 생성 회로(130)는 리드 동작시 레벨이 다른 복수의 데이터 판별 전압(RV1 ~ RV8, 도 4 및 도 5에 도시)을 내부 전압(V_int)으로서 라인 구동 회로(140)에 순차적으로 제공할 수 있다. 라인 구동 회로(140)는 구동 어드레스 신호(ADD_d)에 기초하여 드레인 선택 라인들(DSL), 워드라인들(WL) 및 소스 선택 라인들(SSL)을 내부 전압들(V_int)의 전압 레벨로 구동시킬 수 있다. 예를 들어, 라인 구동 회로(140)는 구동 어드레스 신호(ADD_d)에 기초하여 드레인 선택 라인들(DSL), 워드라인들(WL) 및 소스 선택 라인들(SSL)을 내부 전압들(V_int)의 전압 레벨로 선택적으로 구동시킬 수 있다. 특히, 라인 구동 회로(140)는 리드 동작시 구동 어드레스(ADD_d)에 따라 선택된 워드라인(WL)을 복수의 데이터 판별 전압(RV1 ~ RV8)의 전압 레벨로 순차적으로 구동시킬 수 있다. 메모리 셀 어레이(150)는 복수의 메모리 블록(BK1, BK2, …BKn, 여기서 n은 자연수)을 포함할 수 있다. 복수의 메모리 블록(BK1, BK2, …BKn) 각각은 구동된 드레인 선택 라인들(DSL), 워드라인들(WL) 및 소스 선택 라인들(SSL)에 의해 선택되며, 선택된 메모리 블록의 메모리 스트링들은 비트라인들(BL1, BL2, …BLm)에 통해 복수의 페이지 버퍼(PB1, PB2, …PBm)와 연결될 수 있다. 또한, 복수의 메모리 블록(BK1, BK2, …BKn) 각각은 복수의 메모리 셀이 직렬로 연결된 복수의 메모리 스트링을 포함할 수 있다. 복수의 메모리 스트링 각각은 직렬로 연결된 복수의 메모리 셀 이외에 제 1 선택 트랜지스터(예를 들어, 드레인 선택 트랜지스터), 제 2 선택 트랜지스터(예를 들어, 소스 선택 트랜지스터) 및 더미 셀을 포함할 수 있다. 제 1 선택 트랜지스터는 드레인 선택 라인(DSL)에 의해 턴온 또는 턴오프되도록 구성되고, 제 2 선택 트랜지스터는 소스 선택 라인(SSL)에 의해 턴온 또는 턴오프되도록 구성될 수 있다. 데이터 카운팅 회로(160)는 전압 제어 신호(V_ctr l)에 기초하여 카운팅 동작을 수행하며, 페이지 버퍼 그룹 중(120) 중 선택된 비트라인과 연결된 페이지 버퍼가 메모리 셀의 턴온을 감지하면 카운팅 동작의 수행을 중지할 수 있다. 또한, 데이터 카운팅 회로(160)는 카운팅 동작이 중지되었을 때의 카운팅 값(C<0:2>)을 페이지 버퍼에 전달할 수 있다. 예를 들어, 데이터 카운팅 회로(!60)는 전압 제어 신호(V_ctr l)에 기초하여 카운팅 동작을 수행하며, 센싱 감지 신호(SD)에 기초하여 카운팅 동작을 중지하고, 센싱 감지 신호(SD)를 제공한 페이지 버퍼에 카운팅 값(C<0:2>)을 제공할 수 있다. 코드 변환 회로(170)는 페이지 버퍼 그룹(120)으로부터 출력되는 제 1 형식의 데이터(Data_c)를 제 2 형식의 데이터(Data_g)로 변환하여 출력할 수 있다. 예를 들어, 페이지 버퍼 그룹(120)으로부터 출력되는 제 1 형식의 데이터(Data_c)는 카운팅 값이 순차적으로 높아지는 데이터 형식일 수 있다. 한편, 제 2 형식의 데이터(Data_g)는 그레이 코드(gray code) 형식의 데이터일 수 있다. 도 2는 본 발명의 실시예에 따른 메모리 장치의 뱅크 구성을 설명하기 위한 도면이다. 이때, 뱅크는 적어도 하나의 셀 스트링을 포함할 수 있다. 도 2에서는 하나의 뱅크가 포함하는 복수의 셀 스트링에 대해 설명하지만, 하나의 뱅크는 복수의 셀 스트링들을 포함하는 셀 스트링 그룹으로 구분될 수 있고, 뱅크는 적어도 하나의 셀 스트링 그룹을 포함할 수 있다. 또한, 도 2는 도 1에 도시된 복수의 뱅크(BK1 ~ BKn) 중 하나의 뱅크(BK1)를 예로 설명하는 것일 뿐, 이에 한정하는 것은 아님을 밝혀둔다. 더불어, 본 발명의 실시예에 따른 메모리 장치는 복수의 셀 스트링을 포함하는 뱅크를 실시예로서 설명하지만, 셀 스트링 구조가 아닌 비트라인과 워드라인 사이에 연결되는 메모리 셀들을 포함하는 뱅크 구조에서도 이용될 수 있다. 뱅크(BK1)은 복수의 셀 스트링(St_0 ~ St_m)을 포함할 수 있다. 복수의 셀 스트링(St_0 ~St_m)은 각각의 비트라인(BL0 ~ BLm)과 소스 라인(CSL) 사이에 연결될 수 있다. 복수의 셀 스트링(St_0 ~ St_m) 각각은 드레인 선택 트랜지스터(DST), 복수의 셀 트랜지스터(MC0 ~ MCn-1), 및 소스 선택 트랜지스터(SST)를 포함할 수 있다. 이때, 복수의 셀 스트링(St_0 ~ St_m) 각각의 구성은 입력되는 신호 또는 연결되는 라인의 명칭만 다를 뿐 동일하므로, 복수의 셀 스트링(St_0 ~ St_m) 중 셀 스트링(St_0)의 구성을 대표로 설명한다. 셀 스트링(St_0)은 비트라인(BL0)과 소스 라인(CSL) 사이에 직렬로 연결된 드레인 선택 트랜지스터(DST), 복수의 셀 트랜지스터(MC0 ~ MCn-1) 및 소스 선택 트랜지스터(SST)를 포함할 수 있다. 드레인 선택 트랜지스터(DST)는 게이트에 드레인 선택 라인(DSL)이 연결되고, 드레인과 소스 각각에 비트라인(BL0)과 셀 트랜지스터(MCn-1)가 연결될 수 있다. 복수의 셀 트랜지스터(MC0 ~ MCn-1)는 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 직렬로 연결되며, 각 게이트에 복수의 워드라인(WL0 ~ WLn-1) 각각이 연결될 수 있다. 이때, 복수의 셀 트랜지스터(MC0 ~ MCn-1) 각각은 데이터가 프로그램되고 이레이즈되는 메모리 셀의 역할을 수행할 수 있다. 이하, 복수의 셀 트랜지스터(MC0 ~MC_n-1) 각각을 메모리 셀로 명칭한다. 소스 선택 트랜지스터(SST)는 게이트에 소스 선택 라인(SSL)이 연결되고, 드레인과 소스 각각