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KR-20260061717-A - Semiconductor device

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Abstract

소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다. 반도체 장치는 활성 패턴 상에 배치되고, 게이트 전극 및 게이트 캡핑 패턴을 포함하는 게이트 구조체로, 게이트 캡핑 패턴은 게이트 전극 상에 배치된 게이트 구조체, 게이트 구조체의 적어도 일측에 배치된 소오스/드레인 패턴, 소오스/드레인 패턴 상에 배치되고, 컨택 리세스를 정의하는 컨택 실리사이드막, 컨택 리세스를 채우고, 소오스/드레인 패턴과 연결되는 소오스/드레인 컨택, 게이트 캡핑 패턴의 상면 및 소오스/드레인 컨택의 상면 상에 배치된 식각 정지막, 및 식각 정지막을 관통하고, 소오스/드레인 컨택과 연결되고, 제1 금속으로 형성된 제1 비아 패턴을 포함하고, 소오스/드레인 컨택은 하부 도전성 컨택 패턴과, 제2 금속으로 형성된 제1 컨택 금속 패턴과, 제3 금속으로 형성된 제2 컨택 금속 패턴을 포함하고, 제1 컨택 금속 패턴 및 제2 컨택 금속 패턴은 하부 도전성 컨택 패턴 상에 배치되고, 제3 금속은 제1 금속 및 제2 금속과 다르고, 제2 컨택 금속 패턴은 제1 컨택 금속 패턴 및 제1 비아 패턴 사이에 배치되고, 제1 비아 패턴과 접촉한다.

Inventors

  • 김민규
  • 김근우
  • 김완돈
  • 최선규
  • 정상훈
  • 정혜원

Assignees

  • 삼성전자주식회사

Dates

Publication Date
20260506
Application Date
20241028

Claims (10)

  1. 활성 패턴 상에 배치되고, 게이트 전극 및 게이트 캡핑 패턴을 포함하는 게이트 구조체로, 상기 게이트 캡핑 패턴은 상기 게이트 전극 상에 배치된 게이트 구조체; 상기 게이트 구조체의 적어도 일측에 배치된 소오스/드레인 패턴; 상기 소오스/드레인 패턴 상에 배치되고, 컨택 리세스를 정의하는 컨택 실리사이드막; 상기 컨택 리세스를 채우고, 상기 소오스/드레인 패턴과 연결되는 소오스/드레인 컨택; 상기 게이트 캡핑 패턴의 상면 및 상기 소오스/드레인 컨택의 상면 상에 배치된 식각 정지막; 및 상기 식각 정지막을 관통하고, 상기 소오스/드레인 컨택과 연결되고, 제1 금속으로 형성된 제1 비아 패턴을 포함하고, 상기 소오스/드레인 컨택은 하부 도전성 컨택 패턴과, 제2 금속으로 형성된 제1 컨택 금속 패턴과, 제3 금속으로 형성된 제2 컨택 금속 패턴을 포함하고, 상기 제1 컨택 금속 패턴 및 상기 제2 컨택 금속 패턴은 상기 하부 도전성 컨택 패턴 상에 배치되고, 상기 제3 금속은 상기 제1 금속 및 상기 제2 금속과 다르고, 상기 제2 컨택 금속 패턴은 상기 제1 컨택 금속 패턴 및 상기 제1 비아 패턴 사이에 배치되고, 상기 제1 비아 패턴과 접촉하는 반도체 장치.
  2. 제1 항에 있어서, 상기 게이트 구조체의 측벽을 따라 연장된 소오스/드레인 식각 라이너를 더 포함하고, 상기 제1 컨택 금속 패턴은 상기 소오스/드레인 식각 라이너와 접촉하는 반도체 장치.
  3. 제2 항에 있어서, 상기 하부 도전성 컨택 패턴은 제4 금속으로 형성되고, 상기 컨택 실리사이드막과 접촉하는 반도체 장치.
  4. 제2 항에 있어서, 상기 하부 도전성 컨택 패턴은 상기 컨택 실리사이드막과 접촉하는 제1 하부 도전성 컨택 라이너와, 상기 제1 하부 도전성 컨택 라이너 및 상기 제1 컨택 금속 패턴 사이에 배치된 제2 하부 도전성 컨택 라이너를 포함하고, 상기 제2 하부 도전성 컨택 라이너는 제4 금속으로 형성되고, 상기 제1 컨택 금속 패턴과 접촉하는 반도체 장치.
  5. 제1 항에 있어서, 상기 제1 컨택 금속 패턴은 상기 게이트 전극을 바라보는 측벽을 포함하고, 상기 하부 도전성 컨택 패턴은 상기 컨택 리세스의 프로파일과, 상기 제1 컨택 금속 패턴의 측벽을 따라 연장된 반도체 장치.
  6. 제1 항에 있어서, 상기 제1 금속 및 상기 제2 금속은 각각 몰리브덴(Mo)인 반도체 장치.
  7. 제6 항에 있어서, 상기 제3 금속은 텅스텐(W)인 반도체 장치.
  8. 활성 패턴 상에 배치되고, 게이트 전극 및 게이트 캡핑 패턴을 포함하는 게이트 구조체로, 상기 게이트 캡핑 패턴은 상기 게이트 전극 상에 배치된 게이트 구조체; 상기 게이트 구조체의 적어도 일측에 배치되는 소오스/드레인 패턴; 상기 소오스/드레인 패턴 상에 배치되고, 상기 소오스/드레인 패턴과 연결되는 소오스/드레인 컨택; 및 상기 소오스/드레인 컨택 상에 배치되고, 상기 소오스/드레인 컨택의 상면과 접촉하는 몰리브덴 비아 패턴을 포함하고, 상기 소오스/드레인 컨택은 하부 도전성 컨택 패턴과, 제1 금속으로 형성된 컨택 금속 패턴과, 텅스텐 컨택 패턴을 포함하고, 상기 컨택 금속 패턴은 상기 텅스텐 컨택 패턴 및 상기 하부 도전성 컨택 패턴 사이에 배치되고, 상기 소오스/드레인 컨택의 상면의 적어도 일부는 상기 텅스텐 컨택 패턴에 의해 정의되는 반도체 장치.
  9. 제8 항에 있어서, 상기 제1 금속은 몰리브덴(Mo)인 반도체 장치.
  10. 하부 패턴과, 상기 하부 패턴 상의 시트 패턴을 포함하는 활성 패턴; 상기 활성 패턴 상에, 게이트 전극 및 게이트 캡핑 패턴을 포함하는 게이트 구조체로, 상기 게이트 전극은 상기 시트 패턴을 감싸고, 상기 게이트 캡핑 패턴은 상기 게이트 전극 상에 배치된 게이트 구조체; 상기 게이트 구조체의 적어도 일측에 배치된 소오스/드레인 패턴; 상기 소오스/드레인 패턴 상에, 상기 소오스/드레인 패턴과 연결된 소오스/드레인 컨택; 상기 게이트 캡핑 패턴의 상면 및 상기 소오스/드레인 컨택의 상면 상에 배치된 식각 정지막; 및 상기 식각 정지막을 관통하고, 상기 소오스/드레인 컨택의 상면과 접촉하는 몰리브덴 비아 패턴을 포함하고, 상기 소오스/드레인 컨택은 하부 도전성 컨택 패턴과, 몰리브덴 컨택 패턴과, 텅스텐 컨택 패턴을 포함하고, 상기 소오스/드레인 컨택의 상면의 적어도 일부는 상기 텅스텐 컨택 패턴에 의해 정의되는 반도체 장치.

Description

반도체 장치{Semiconductor device} 본 발명은 반도체 장치에 관한 것이다. 반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노 와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다. 이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다. 한편, 반도체 장치의 피치 크기가 줄어듦에 따라, 반도체 장치 내의 컨택들 사이에서 정전 용량 감소 및 전기적 안정성 확보하기 위한 연구가 필요하다. 도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 2는 도 1의 A - A를 따라 절단한 단면도이다. 도 3은 도 1의 B - B를 따라 절단한 단면도이다. 도 4는 도 1의 C - C를 따라 절단한 단면도이다. 도 5는 하부막에 포함된 물질에 따른 상부 도전막의 비저항을 비교하는 그래프이다. 도 6 및 도 7은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 8 및 도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 10 및 도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 12 내지 도 14는 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 15 내지 도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 18 내지 도 21은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 22 내지 도 24는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 25 내지 도 31은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 32 내지 도 35는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 36 내지 도 40은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다. 본 명세서에서, 비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소일 수도 있음은 물론이다. 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET), 나노 와이어 또는 나노 시트를 포함하는 트랜지스터, MBCFETTM(Multi-Bridge Channel Field Effect Transistor)을 도시하였지만, 이에 제한되는 것은 아니다. 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 몇몇 실시예들에 따른 반도체 장치는 평면(planar) 트랜지스터를 포함할 수 있음은 물론이다. 덧붙여, 본 발명의 기술적 사상은 2차원 물질을 기반으로하는 트랜지스터(2D material based FETs) 및 이의 이종 구조(heterostructure)에 적용될 수 있다. 또한, 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다. 도 1 내지 도 5를 참조하여, 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 2는 도 1의 A - A를 따라 절단한 단면도이다. 도 3은 도 1의 B - B를 따라 절단한 단면도이다. 도 4는 도 1의 C - C를 따라 절단한 단면도이다. 도 5는 하부막에 포함된 물질에 따른 상부 도전막의 비저항을 비교하는 그래프이다. 설명의 편의상, 도 1에는 소오스/드레인 비아(180), 게이트 비아(185) 및 제1 배선 라인(207)을 도시하지 않았다. 또한, 복수개의 제1 게이트 전극(120) 중 하나의 제1 게이트 전극(120) 상에 게이트 컨택(175)이 배치되는 것으로 도시하였지만, 설명을 위한 것일 뿐, 이에 제한되는 것은 아니다. 도 1 내지 도 5를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 활성 패턴(AP1)과, 제2 활성 패턴(AP2)과, 적어도 하나 이상의 제1 게이트 전극(120)과, 제1 및 제2 소오스/드레인 컨택(170, 270)과, 게이트 컨택(175)과, 소오스/드레인 비아 패턴(180)와, 게이트 비아 패턴(185)와, 배선 라인(207)을 포함할 수 있다. 일 예로, 기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다. 다른 예로, 기판(100)은 절연 물질로 형성될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 기판(100) 상에 배치될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 제1 방향(DR1)으로 길게 연장될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 제2 방향(DR2)으로 이격되어 배치될 수 있다. 예를 들어, 제1 방향(DR1)은 제2 방향(DR2)과 교차되는 방향이다. 일 예로, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 중 하나는 PMOS 형성 영역이고, 다른 하나는 NMOS 형성 영역일 수 있다. 다른 예로, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 NMOS 형성 영역일 수 있다. 또 다른 예로, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 PMOS 형성 영역일 수 있다. 일 예로, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 로직 영역에 배치될 수 있다. 다른 예로, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 SRAM 영역에 배치될 수 있다. 또 다른 예로, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 I/O 영역에 배치될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 예를 들어, 다채널 활성 패턴일 수 있다. 제1 활성 패턴(AP1)은 제1 하부 패턴(BP1)과, 복수의 제1 시트 패턴(NS1)을 포함할 수 있다. 제2 활성 패턴(AP2)은 제2 하부 패턴(BP2)과, 복수의 제2 시트 패턴(NS2)을 포함할 수 있다. 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 각각 기판(100)으로부터 돌출될 수 있다. 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 각각 제1 방향(DR1)으로 길게 연장될 수 있다. 제1 하부 패턴(BP1)은 제2 하부 패턴(BP2)과 제2 방향(DR2)으로 이격될 수 있다. 제1 하부 패턴(BP1)은 및 제2 하부 패턴(BP2)은 제1 방향(DR1)으로 연장되는 핀 트렌치(FT)에 의해 분리될 수 있다. 복수의 제1 시트 패턴(NS1)은 제1 하부 패턴(BP1)의 상면 상에 배치될 수 있다. 복수의 제1 시트 패턴(NS1)은 제1 하부 패턴(BP1)과 제3 방향(DR3)으로 이격될 수 있다. 각각의 제1 시트 패턴(NS1)은 제3 방향(DR3)으로 이격될 수 있다. 제3 방향(DR3)은 제1 방향(DR1) 및 제2 방향(DR2)과 교차하는 방향일 수 있다. 예를 들어, 제3 방향(DR3)은 기판(100)의 두께 방향일 수 있다. 제1 방향(DR1)은 제2 방향(DR2)과 교차하는 방향일 수 있다. 복수의 제2 시트 패턴(NS2)은 제2 하부 패턴(BP2)의 상면 상에 배치될 수 있다. 복수의 제2 시트 패턴(NS2)은 제2 하부 패턴(BP2)과 제3 방향(DR3)으로 이격될 수 있다. 각각의 제2 시트 패턴(NS2)은 제3 방향(DR3)으로 이격될 수 있다. 제1 시트 패턴(NS1) 및 제2 시트 패턴(NS2)은 각각 제3 방향(DR3)으로 3개가 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 일 예로, 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 기판(100)의 일부를 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수도 있다. 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 각각 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다. 다