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KR-20260061721-A - Ternary thin film transistor and its manufacturing method

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Abstract

터너리 박막트랜지스터 및 이의 제조방법이 제공된다. 본 발명의 일 실시예에 따른 터너리 박막트랜지스터는 불연속적인 전류구간을 갖는 것으로, 게이트 전극, 상기 게이트 전극 상에 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성되고 일측에 게이트 전압이 인가되고, 타측에 드레인 전압이 인가되는 전극부, 상기 전극부와 전기적으로 연결되고 상기 일측에 인접하게 위치하는 상태전이소자, 상기 전극부와 전기적으로 연결되고 상기 타측에 인접하게 위치하는 채널소자, 상기 전극부와 전기적으로 연결되어 상기 상태전이소자와 상기 게이트 전극을 전기적으로 연결하는 연결배선 및 상기 연결배선과 상기 채널소자 사이 및 상기 전극부 상에 위치하는 저항부를 포함할 수 있다.

Inventors

  • 오승주
  • 이용민

Assignees

  • 고려대학교 산학협력단

Dates

Publication Date
20260506
Application Date
20241028

Claims (16)

  1. 불연속적인 전류구간을 갖는 터너리(ternary) 박막트랜지스터에 있어서, 게이트 전극; 상기 게이트 전극 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성되고 일측에 게이트 전압이 인가되고, 타측에 드레인 전압이 인가되는 전극부; 상기 전극부와 전기적으로 연결되고 상기 일측에 인접하게 위치하는 상태전이소자; 상기 전극부와 전기적으로 연결되고 상기 타측에 인접하게 위치하는 채널소자; 상기 전극부와 전기적으로 연결되어 상기 상태전이소자와 상기 게이트 전극을 전기적으로 연결하는 연결배선; 및 상기 연결배선과 상기 채널소자 사이 및 상기 전극부 상에 위치하는 저항부를 포함하는 터너리 박막트랜지스터.
  2. 제1항에 있어서, 상기 게이트 전극에 인가되는 상기 게이트 전압은 상기 상태전이소자의 상태에 따라 가변되는 것을 특징으로 하는 터너리 박막트랜지스터.
  3. 제1항에 있어서, 상기 상태전이소자는 상기 게이트 전압이 인가되는 범위에 따라 금속성 또는 절연성을 갖는 것을 특징으로 하는 터너리 박막트랜지스터.
  4. 제3 항에 있어서, 상기 게이트 전압이 제1 전압 범위인 경우, 상기 상태전이소자는 제1 금속상태이고, 상기 게이트 전압이 제2 전압 범위인 경우, 상기 상태전이소자는 절연상태이고, 상기 게이 트 전압이 제3 전압 범위인 경우, 상기 상태전이소자는 제2 금속상태인 것을 특징으로 하는 터너리 박막트랜지스터.
  5. 제4 항에 있어서, 상기 제1 금속상태에서 상기 박막트랜지스터는 제1 드레인 전류값을 갖고, 상기 절연상태에서 상기 박막트랜지스터는 제2 드레인 전류값을 갖고, 상기 제2 금속상태에서 상기 박막트랜지스터는 제3 드레인 전류값을 갖는 것을 특징으로 하는 터너리 박막트랜지스터.
  6. 제4 항에 있어서, 상기 저항부의 저항값과 상기 제1 금속상태 또는 제2 금속상태의 저항값은 실질적으로 동일한 것을 특징으로 하는 터너리 박막트랜지스터.
  7. 제1항에 있어서, 상기 상태전이소자는 임계 온도에서 급격한 금속 절연체 전이(Metal-Insulator Transition: MIT)가 발생하는 MIT 소자인 것을 특징으로 하는 터너리 박막트랜지스터.
  8. 제7 항에 있어서, 상기 MIT 소자는 VO 2 인 것을 특징으로 하는 터너리 박막트랜지스터.
  9. 제1항에 있어서, 상기 채널소자는 CdSe(CadmiumSelenium)복합체 또는 PbS복합체인 것을 특징으로 하는 터너리 박막트랜지스터.
  10. 제1 항에 있어서, 상기 저항부는 Ag인 것을 특징으로 하는 터너리 박막트랜지스터.
  11. 제1항에 있어서, 상기 전극부는 상기 상태전이소자가 수용되는 제1 수용부와, 상기 채널소자가 수용되는 제2 수용부를 포함하는 터너리 박막트랜지스터.
  12. 불연속적인 전류구간을 갖는 터너리(ternary) 박막트랜지스터의 제조방법에 있어서, 게이트 전극을 형성하는 단계; 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 일측과 타측을 갖고, 상기 일측에 인접한 제1 수용부와 상기 타측에 인접한 제2 수용부를 포함하는 전극부와, 상기 전극부로부터 상기 게이트 전극까지 연장되어 상기 전극부와 상기 게이트 전극을 전기적으로 연결하는 연결배선을 형성하는 단계; 상기 제1 수용부에 수용되고 상기 전극부와 전기적으로 연결되는 상태전이소자를 형성하는 단계; 상기 제2 수용부에 수용되고 상기 전극부와 전기적으로 연결되는 채널소자를 형성하는 단계; 및 상기 연결배선과 상기 채널소자 사이 및 상기 전극부 상에 위치하도록 저항부를 형성하는 단계를 포함하는 터너리 박막트랜지스터의 제조방법.
  13. 제12 항에 있어서, 상기 상태전이소자를 형성하는 단계는, 상기 상태전이소자를 VO 2 로 형성하되, 상기 VO 2 를 나노입자로 형성하고 상기 VO 2 를 상기 제1 수용부에 도포하여 상기 상태전이소자를 형성하는 것을 특징으로 하는 터너리 박막트랜지스터의 제조방법.
  14. 제12 항에 있어서, 상기 채널소자를 형성하는 단계는, 상기 채널소자를 CdSe로 형성하되, 상기 CdSe를 나노입자로 형성하고 상기 CdSe를 상기 제2 수용부에 도포하여 상기 채널소자를 형성하는 것을 특징으로 하는 터너리 박막트랜지스터의 제조방법.
  15. 제12 항에 있어서, 상기 채널소자를 형성하는 단계는, 상기 채널소자를 PbS로 형성하되, 상기 PbS를 나노입자로 형성하고 상기 PbS를 상기 제2 수용부에 도포하여 상기 채널소자를 형성하는 것을 특징으로 하는 터너리 박막트랜지스터의 제조방법.
  16. 제12 항에 있어서, 상기 저항부를 형성하는 단계는, 상기 저항부를 Ag로 형성하되, 상기 Ag를 나노입자로 형성하고 상기 Ag를 상기 채널소자에 인접한 상기 전극부 상에 도포하여 상기 저항부를 형성하는 것을 특징으로 하는 터너리 박막트랜지스터의 제조방법.

Description

터너리 박막트랜지스터 및 이의 제조방법{Ternary thin film transistor and its manufacturing method} 본 발명은 터너리 박막트랜지스터 및 이의 제조방법에 관한 것으로, 상변화 물질을 이용하여 게이트 전압에 인가되는 전압을 제어하여 드레인 전류값을 3구간으로 출력할 수 있는 터너리 박막트랜지스 및 이의 제조방법에 관한 것이다. 이진 논리 시스템은 “0”과 “1”을 통해 데이터를 처리하며, 단순화된 논리 컴퓨팅 방식으로 현재 컴퓨팅 장치의 기반이 되어 현대 전자 산업을 급진적으로 발전시켰다. 머신러닝, 인공지능, 사물인터넷 등 빅데이터 사용량의 증가로 인해 메모리 및 비메모리 반도체의 고집적화가 화두가 되었지만, 기존 이진 논리 시스템을 이용한 디바이스 크기 축소에 물리적인 한계가 도래했다. 따라서, 동일 면적 대비 높은 데이터 밀도를 갖는 multi-value logic system의 필요성이 대두되고 있다. 터너리 논리 디바이스는 3 단계의 논리 단계를 갖기 때문에 이진 논리 디바이스에 비해 높은 정보 밀도와 낮은 에너지 소비를 나타낸다. 하지만, 기존 CMOS 기반 터너리 로직 디바이스를 제작하기 위해서는 3개 이상의 트랜지스터 또는 추가 요소들이 사용되야 하며, 이는 동작 속도 저하, 에너지 소비 증가를 초래되었다. 이를 해결하기 위해, CMOS를 제외한 터너리 논리 디바이스 제작을 위한 터너리 트랜지스터를 개발이 제안되었다. ⅰ) Heterojunction TFTs (Thin-film Transistors)는 n 과 p type 물질의 계단식 적층으로 제작되며, 두개의 채널 물질의 interface interaction으로 드레인 전류가 최고점에 도달한 후 특정 게이트 전압에서 전류가 감소하는 NTC (negative transconductance) 물성을 나타내며 이를 통해 논리 상태를 3개로 구분할 수 있다. ⅱ) Quantization TFT는 나노 입자와 유기 장벽층을 여러 층 쌓아 제작되며, 채널 물질로 나노 입자와 비정질 물질을 혼합하여 낮은 상태밀도를 갖는 양자화된 states을 형성하여 intermediate state를 구분할 수 있게 하였다. 하지만, 위와 같은 ternary TFT들은 멀티 레이어를 쌓아야한다는 복잡한 공정 및 메커니즘과 특정 물질에 선택적으로 구동하기 때문에 광범위한 재료에 사용할 수 없다. 또한, NTC 물성은 드레인 전류 유지가 아닌 변화를 야기하기 때문에 낮은 intermediate state의 정확도 및 신뢰도와 높은 공정 난이도를 갖는다. 이를 해결하기 위해서는 물질 간 interface를 줄이고, 보다 단순한 디바이스 구조와 메커니즘을 갖는 TFT 소자 디자인이 필요하다. 도 1은 본 발명의 실시예에 따른 터너리 박막트랜지스터의 사시도이다. 도 2는 본 발명의 실시예에 따른 터너리 박막트랜지스터의 회로도이다. 도 3 및 도 4는 본 발명의 실시예에 따른 터너리 박막트랜지스터의 동작을 설명하기 위한 것이다. 도 5의 a)는 도 1에 표시된 I-I'로 자른 단면도이고, b)는 도 1에 표시된 II-II'로 자른 단면도이다. 도 6 내지 도 10은 본 발명의 실시예에 따른 터너리 박막트랜지스터의 제조단계를 나타낸 단면도이다. 도 11은 본 발명의 실시예에 따른 터너리 박막트랜지스터가 n-type 채널소자를 갖는 경우를 설명하기 위한 것이다. 도 12는 도 11은 본 발명의 실시예에 따른 터너리 박막트랜지스터가 p-type 채널소자를 갖는 경우를 설명하기 위한 것이다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다. 한편, 본 발명의 명세서에서 구체적으로 언급되지 않은 본 발명의 기술적 특징에 의해 기대될 수 있는 잠정적인 효과는 본 명세서에 기재된 것과 같이 취급되며, 본 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공된 것인바, 도면에 도시된 내용은 실제 발명의 구현모습에 비해 과장되어 표현될 수 있으며, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 구성의 상세한 설명은 생략하거나 간략하게 기재한다. 이하에서는 첨부되는 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다. 이하 첨부된 도면을 참고하여, 본 발명의 일 실시예에 따른 터너리(ternary) 박막트랜지스터 및 이의 제조방법을 설명한다. 도 1은 본 발명의 실시예에 따른 터너리 박막트랜지스터의 사시도이고, 도 2는 본 발명의 실시예에 따른 터너리 박막트랜지스터의 회로도이고, 도 3 및 도 4는 본 발명의 실시예에 따른 터너리 박막트랜지스터의 동작을 설명하기 위한 것이고, 도 5의 a)는 도 1에 표시된 I-I'로 자른 단면도이고, b)는 도 1에 표시된 II-II'로 자른 단면도이고, 도 6 내지 도 10은 본 발명의 실시예에 따른 터너리 박막트랜지스터의 제조단계를 나타낸 단면도이고, 도 11은 본 발명의 실시예에 따른 터너리 박막트랜지스터가 n-type 채널소자를 갖는 경우를 설명하기 위한 것이고, 도 12는 도 11은 본 발명의 실시예에 따른 터너리 박막트랜지스터가 p-type 채널소자를 갖는 경우를 설명하기 위한 것이다. 먼저, 도 1 내지 도 5를 참고하면, 본 발명의 실시예에 따른 터너리 박막트랜지스터(10)는 불연속적인 전류구간을 갖는 것으로, 게이트 전극(110), 게이트 절연막(112), 전극부(210), 연결배선(220), 상태전이소자(230), 채널소자(250) 및 저항부(260)를 포함할 수 있다. 게이트 전극(110)은 게이트 전압이 인가되는 것으로, 게이트 전극(110)에 인가되는 게이트 전압의 크기에 따라 터너리 박막트랜지스터(10)의 드레인에서 소스로 흐르는 전류의 크기가 결정될 수 있다. 게이트 전극(10)은 저저항 물질로 형성될 수 있다. 게이트 전극(10)은 예를 들어, 실리콘(Si)을 형성될 수 있다. 이때, 실리콘(Si)은 터너리 박막트랜지스터(10)의 기판으로 기능할 수 있다. 한편, 터너리 박막트랜지스터(10)가 별도의 기판(미도시) 상에 형성되는 경우, 게이트 전극은 상기 실리??(Si)외에 도전성 물질을 기판 상에 패터닝하여 형성할 수도 있다. 이때, 게이트 전극은 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있으며, 상기 재료를 포함하는 다층 또는 단층 구조를 가질 수 있다. 예컨대, 게이트 전극(110)은 Mo층과 Al층을 포함하거나, Mo/Al/Mo의 다층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다. 또한, 실리콘(Si) 외의 별도의 기판이 사용되는 경우, 기판은 글래스재, 석영, 또는 PET(Polyethylene terephthalate), PEN(Polyethylene naphthalate)나 폴리이미드(Polyimide) 등과 같은 고분자 수지 등, 다양한 재료로 형성되며, 단층 또는 다층 구조를 가질 수 있다. 게이트 전극(110) 상에는 게이트 절연막(112)이 형성되어 위치한다. 게이트 절연막은 후술할 전극부(210) 또는 채널소자(250) 등과 게이트 전극 간의 절연성을 확보하기 위해 형성될 수 있다. 이를 위해, 게이트 절연막(112)은 전극부(210)와 게이트 전극(110) 사이에 위치할 수 있다. 이러한, 게이트 절연막(112)은 실리콘산화물(SiOx), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2) 등과 같은 무기절연물을 포함할 수 있다. 게이트 절연막(112) 상에는 전극부(210)가 형성되어 있다. 전극부(210)는 일측(213)과 타측(214)을 포함할 수 있다. 여기서, 일측(213)에는 게이트 전압(VG)이 인가될 수 있고, 타측(214)에는 드레인 전압(VD)이 인가될 수 있다. 전극부(210)는 전류가 흐를 수 있도록, 도전성 물질로 형성될 수 있다. 전극부(210)는 예를 들어, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 전술한 물질의 단일층 또는 다층일 수 있다. 한편, 전극부(210)와 상태전이소자(230)는 서로 전기적으로 연결될 수 있고. 상태전이소자(230)는 전극부(210)의 일측(213)과 인접하게 전극부(210) 상에 위치할 수 있다. 또한, 전극부(210)와 채널소자(250)는 서로 전기적으로 연결될 수