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KR-20260061756-A - ENABLE SIGNAL GENERATION CIRCUIT AND SEMICONDUCTOR APPARATUS INCLUDING THE SAME

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Abstract

본 기술은 커맨드를 클럭 신호에 동기시켜 인에이블 신호를 활성화시키고, 비 활성화 제어 신호에 따라 상기 인에이블 신호를 비 활성화시키도록 구성된 신호 생성 회로; 상기 인에이블 신호가 활성화되면 상기 클럭 신호를 카운트하여 복수의 카운트 결과 신호들을 생성하도록 구성된 카운팅 회로; 및 상기 커맨드가 입력되면 상기 복수의 카운트 결과 신호들의 천이 타이밍들 중에서 제 1 타이밍에 상기 비 활성화 제어 신호를 생성하도록 구성된 활성화 구간 조정 회로를 포함할 수 있다.

Inventors

  • 김현승

Assignees

  • 에스케이하이닉스 주식회사

Dates

Publication Date
20260506
Application Date
20241028

Claims (20)

  1. 커맨드를 클럭 신호에 동기시켜 인에이블 신호를 활성화시키고, 비 활성화 제어 신호에 따라 상기 인에이블 신호를 비 활성화시키도록 구성된 신호 생성 회로; 상기 인에이블 신호가 활성화되면 상기 클럭 신호를 카운트하여 복수의 카운트 결과 신호들을 생성하도록 구성된 카운팅 회로; 및 상기 커맨드가 입력되면 상기 복수의 카운트 결과 신호들의 천이 타이밍들 중에서 제 1 타이밍에 상기 비 활성화 제어 신호를 생성하도록 구성된 활성화 구간 조정 회로를 포함하는 인에이블 신호 생성 회로.
  2. 제 1 항에 있어서, 상기 카운팅 회로는 상기 인에이블 신호 및 상기 클럭 신호에 따라 카운트 클럭 신호를 생성하고, 상기 카운트 클럭 신호에 따라 상기 복수의 카운트 결과 신호들을 생성하도록 구성되는 인에이블 신호 생성 회로.
  3. 제 1 항에 있어서, 상기 신호 생성 회로는 상기 커맨드를 상기 클럭 신호에 동기시켜 활성화 제어 신호를 생성하고, 상기 활성화 제어 신호에 따라 상기 인에이블 신호를 활성화시키도록 구성되는 인에이블 신호 생성 회로.
  4. 제 3 항에 있어서, 상기 카운팅 회로는 상기 활성화 제어 신호 및 상기 비 활성화 제어 신호와 반대의 로직 레벨을 갖는 반전된 비 활성화 제어 신호에 따라 카운트 리셋 신호를 생성하고, 상기 인에이블 신호 및 상기 클럭 신호에 따라 카운트 클럭 신호를 생성하도록 구성된 카운팅 제어 회로, 및 상기 카운트 클럭 신호에 따라 상기 복수의 카운트 결과 신호들 중에서 어느 하나의 값을 변화시키고, 상기 복수의 카운트 결과 신호들의 값과 상기 카운트 클럭 신호에 따라 상기 복수의 카운트 결과 신호들 중에서 다른 하나의 값을 변화시키며, 상기 카운트 리셋 신호에 따라 상기 복수의 카운트 결과 신호들의 값을 초기화시키도록 구성된 카운팅부를 포함하는 인에이블 신호 생성 회로.
  5. 제 1 항에 있어서, 상기 활성화 구간 조정 회로는 복수의 활성화 구간 설정 신호들에 따라 상기 제 1 타이밍을 조정하도록 구성되는 인에이블 신호 생성 회로.
  6. 제 1 항에 있어서, 상기 활성화 구간 조정 회로는 제 1 커맨드가 입력되고 상기 제 1 타이밍 이전에 제 2 커맨드가 입력되면 상기 비 활성화 제어 신호의 활성화를 차단함으로써 상기 인에이블 신호의 활성화 구간을 연장시키도록 구성되는 인에이블 신호 생성 회로.
  7. 제 1 항에 있어서, 상기 활성화 구간 조정 회로는 제 1 커맨드가 입력되고 상기 제 1 타이밍 이전에 제 2 커맨드가 입력되면 상기 비 활성화 제어 신호의 활성화를 상기 제 1 커맨드의 입력 타이밍과 상기 제 2 커맨드의 입력 타이밍의 차이만큼 차단함으로써 상기 인에이블 신호의 활성화 구간을 연장시키도록 구성된 인에이블 신호 생성 회로.
  8. 복수의 메모리 셀들을 포함하는 메모리 코어; 상기 메모리 코어와 연결되고, 외부 시스템 또는 상기 메모리 코어와 데이터를 교환하도록 구성된 데이터 입출력 회로; 클럭 신호를 카운트하여 복수의 카운트 결과 신호들을 생성하고, 상기 복수의 카운트 결과 신호들의 천이 타이밍들 중에서 복수의 활성화 구간 설정 신호들에 따라 정해진 제 1 타이밍에 비 활성화 제어 신호를 생성하며, 커맨드를 상기 클럭 신호에 동기시켜 인에이블 신호를 활성화시키고 비 활성화 제어 신호에 따라 상기 인에이블 신호를 비 활성화시키도록 구성된 복수의 인에이블 신호 생성 회로들; 및 상기 메모리 코어 및 상기 데이터 입출력 회로와 연결되고, 상기 복수의 활성화 구간 설정 신호들과 외부에서 제공 받은 상기 커맨드 및 상기 클럭 신호를 상기 인에이블 신호 생성 회로에 제공하도록 구성된 메모리 제어 회로를 포함하는 반도체 장치.
  9. 제 8 항에 있어서, 상기 메모리 제어 회로는 테스트 모드 또는 모드 레지스터 라이트 명령에 의해 설정된 복수의 활성화 구간 설정 신호들을 내부 회로에 저장하고 상기 복수의 인에이블 신호 생성 회로들 각각에 제공하도록 구성되는 반도체 장치.
  10. 제 8 항에 있어서, 상기 메모리 제어 회로는 테스트 모드 또는 모드 레지스터 라이트 명령에 의해 설정된 복수의 활성화 구간 설정 신호들을 상기 복수의 인에이블 신호 생성 회로들 각각에 서로 다른 값으로 제공하도록 구성되는 반도체 장치.
  11. 제 8 항에 있어서, 상기 복수의 인에이블 신호 생성 회로들 중에서 어느 하나는 상기 커맨드로서 라이트 커맨드를 입력 받고 상기 인에이블 신호로서 라이트 동작 구간을 정의하는 라이트 인에이블 신호를 생성하도록 구성되는 반도체 장치.
  12. 제 11 항에 있어서, 상기 복수의 인에이블 신호 생성 회로들 중에서 다른 하나는 상기 커맨드로서 리드 커맨드를 입력 받고 상기 인에이블 신호로서 리드 동작 구간을 정의하는 리드 인에이블 신호를 생성하도록 구성되는 반도체 장치.
  13. 제 8 항에 있어서, 상기 복수의 인에이블 신호 생성 회로들 각각은 상기 커맨드를 상기 클럭 신호에 동기시켜 상기 인에이블 신호를 활성화시키고, 상기 비 활성화 제어 신호에 따라 상기 인에이블 신호를 비 활성화시키도록 구성된 신호 생성 회로, 상기 인에이블 신호가 활성화되면 상기 클럭 신호를 카운트하여 상기 복수의 카운트 결과 신호들을 생성하도록 구성된 카운팅 회로, 및 상기 커맨드가 입력되면 상기 제 1 타이밍에 상기 비 활성화 제어 신호를 생성하도록 구성된 활성화 구간 조정 회로를 포함하는 반도체 장치.
  14. 제 13 항에 있어서, 상기 카운팅 회로는 상기 인에이블 신호 및 상기 클럭 신호에 따라 카운트 클럭 신호를 생성하고, 상기 카운트 클럭 신호에 따라 상기 복수의 카운트 결과 신호들을 생성하도록 구성되는 반도체 장치.
  15. 제 13 항에 있어서, 상기 신호 생성 회로는 상기 커맨드를 상기 클럭 신호에 동기시켜 활성화 제어 신호를 생성하고, 상기 활성화 제어 신호에 따라 상기 인에이블 신호를 활성화시키도록 구성되는 반도체 장치.
  16. 제 15 항에 있어서, 상기 카운팅 회로는 상기 활성화 제어 신호 및 상기 비 활성화 제어 신호와 반대의 로직 레벨을 갖는 반전된 비 활성화 제어 신호에 따라 카운트 리셋 신호를 생성하고, 상기 인에이블 신호 및 상기 클럭 신호에 따라 카운트 클럭 신호를 생성하도록 구성된 카운팅 제어 회로, 및 상기 카운트 클럭 신호에 따라 상기 복수의 카운트 결과 신호들 중에서 어느 하나의 값을 변화시키고, 상기 복수의 카운트 결과 신호들의 값과 상기 카운트 클럭 신호에 따라 상기 복수의 카운트 결과 신호들 중에서 다른 하나의 값을 변화시키며, 상기 카운트 리셋 신호에 따라 상기 복수의 카운트 결과 신호들의 값을 초기화시키도록 구성된 카운팅부를 포함하는 반도체 장치.
  17. 제 13 항에 있어서, 상기 활성화 구간 조정 회로는 제 1 커맨드가 입력되고 상기 제 1 타이밍 이전에 제 2 커맨드가 입력되면 상기 비 활성화 제어 신호의 활성화를 차단함으로써 상기 인에이블 신호의 활성화 구간을 연장시키도록 구성되는 반도체 장치.
  18. 제 13 항에 있어서, 상기 활성화 구간 조정 회로는 제 1 커맨드가 입력되고 상기 제 1 타이밍 이전에 제 2 커맨드가 입력되면 상기 비 활성화 제어 신호의 활성화를 상기 제 1 커맨드의 입력 타이밍과 상기 제 2 커맨드의 입력 타이밍의 차이만큼 차단함으로써 상기 인에이블 신호의 활성화 구간을 연장시키도록 구성된 반도체 장치.
  19. 커맨드를 클럭 신호에 동기시켜 인에이블 신호를 활성화시키고, 비 활성화 제어 신호의 활성화에 따라 상기 인에이블 신호를 비 활성화시키도록 구성된 신호 생성 회로; 및 상기 커맨드 중에서 제 1 커맨드가 입력되고 제 1 타이밍 이전에 상기 커맨드 중에서 제 2 커맨드가 입력되면 상기 비 활성화 제어 신호의 활성화를 차단함으로써 상기 인에이블 신호의 활성화 구간을 연장시키도록 구성된 활성화 구간 조정 회로를 포함하는 인에이블 신호 생성 회로.
  20. 제 19 항에 있어서, 상기 인에이블 신호 및 상기 클럭 신호에 따라 카운트 클럭 신호를 생성하고, 상기 카운트 클럭 신호에 따라 상기 제 1 타이밍의 기준이 되는 복수의 카운트 결과 신호들을 생성하도록 구성되는 카운팅 회로를 더 포함하는 인에이블 신호 생성 회로.

Description

인에이블 신호 생성 회로 및 이를 포함하는 반도체 장치{ENABLE SIGNAL GENERATION CIRCUIT AND SEMICONDUCTOR APPARATUS INCLUDING THE SAME} 본 발명은 반도체 회로에 관한 것으로서, 특히 클럭 신호에 동기하여 정해진 활성화 구간을 갖는 인에이블 신호를 생성하는 인에이블 신호 생성 회로 및 이를 포함하는 반도체 장치에 관한 것이다. 반도체 장치 예를 들어, 반도체 메모리 장치는 외부의 명령에 응답하여 해당 명령에 상응하는 동작을 수행하는 구간을 설정하기 위한 인에이블 신호를 생성한다. 반도체 장치는 각종 명령 예를 들어, 라이트 명령 및 리드 명령 등에 상응하는 다양한 인에이블 신호들을 생성하기 위해 복수의 인에이블 신호 생성 회로들을 포함한다. 도 1은 종래의 기술에 따른 인에이블 신호 생성 회로(10)를 나타낸 도면이고, 도 2는 도 1의 인에이블 신호 생성 회로(10)의 동작을 나타낸 도면이다. 도 1 및 도 2를 참조하면, 종래의 기술에 따른 인에이블 신호 생성 회로(10)는 복수의 플립 플롭들(11 - 14) 및 복수의 로직 게이트들(15, 16)를 포함한다. 복수의 플립 플롭들(11 - 14)은 반도체 장치의 외부에서 입력된 명령(CMD)을 클럭 신호(CLK)에 따라 순차적으로 쉬프트시켜 복수의 쉬프트 신호들(SFT1 - SFT4)을 생성한다. 복수의 로직 게이트들(15, 16)은 복수의 쉬프트 신호들(SFT1 - SFT4)을 논리합한 결과를 인에이블 신호(EN)로서 출력한다. 이때, 도 1은 4tCK의 활성화 구간 즉, 클럭 신호(CK)의 4 주기에 해당하는 활성화 구간을 갖는 인에이블 신호(EN)를 생성하는 예를 든 것으로서, 목표로 하는 인에이블 신호(EN)의 활성화 구간이 증가할 수록 복수의 인에이블 신호 생성 회로들 각각을 구성하기 위한 플립 플롭의 수도 증가한다. 따라서 종래의 기술은 회로 면적이 증가하고, 복수의 쉬프트 신호들을 논리합하기 위한 비 동기 소자들인 로직 회로들로 인하여 비동기 타이밍이 증가하는 문제가 있다. 도 1은 종래의 기술에 따른 인에이블 신호 생성 회로를 나타낸 도면이다. 도 2는 도 1의 인에이블 신호 생성 회로의 동작을 나타낸 도면이다. 도 3은 본 발명의 실시 예에 따른 인에이블 신호 생성 회로를 나타낸 도면이다. 도 4는 도 3의 신호 생성 회로를 나타낸 도면이다. 도 5는 도 3의 카운팅 회로를 나타낸 도면이다. 도 6은 도 3의 활성화 구간 조정 회로를 나타낸 도면이다. 도 7은 본 발명의 실시 예에 따른 인에이블 신호 생성 회로의 동작 예에 따른 타이밍도이다. 도 8은 본 발명의 실시 예에 따른 인에이블 신호 생성 회로의 다른 동작 예에 따른 타이밍도이다. 도 9는 본 발명의 실시 예에 따른 인에이블 신호 생성 회로의 또 다른 동작 예에 따른 타이밍도이다. 도 10은 본 발명의 실시 예에 따른 반도체 장치를 나타낸 도면이다. 이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다. 도 3은 본 발명의 실시 예에 따른 인에이블 신호 생성 회로(100)를 나타낸 도면이다. 도 3을 참조하면, 인에이블 신호 생성 회로(100)는 신호 생성 회로(200), 카운팅 회로(300) 및 활성화 구간 조정 회로(400)를 포함할 수 있다. 신호 생성 회로(200)는 커맨드(CMD), 비 활성화 제어 신호(OFF), 클럭 신호(CLK/CLKB) 및 리셋 신호(RST)를 입력 받고 활성화 제어 신호(ENPB) 및 인에이블 신호(EN)를 출력할 수 있다. 커맨드(CMD)는 라이트 동작 요청 또는 리드 동작 요청 등을 알리기 위한 신호로서 정해진 하이 레벨 구간을 가지는 신호일 수 있다. 클럭 신호(CLK/CLKB)는 차동 신호로서 CLK와 CLKB는 서로 반대의 로직 레벨을 가질 수 있다. 신호 생성 회로(200)는 커맨드(CMD)에 따라 인에이블 신호(EN)를 활성화시킬 수 있다. 신호 생성 회로(200)는 커맨드(CMD)를 클럭 신호(CLK/CLKB)에 동기시켜 인에이블 신호(EN)를 활성화시키고, 비 활성화 제어 신호(OFF)에 따라 인에이블 신호(EN)를 비 활성화시킬 수 있다. 신호 생성 회로(200)는 비 활성화 제어 신호(OFF)의 활성화 전에 다른 커맨드(CMD)가 입력되면 인에이블 신호(EN)의 활성화 구간을 연장시킬 수 있다. 신호 생성 회로(200)는 리셋 신호(RST)에 따라 인에이블 신호(EN)를 초기화시킬 수 있다. 카운팅 회로(300)는 활성화 제어 신호(ENPB), 인에이블 신호(EN), 클럭 신호(CLK/CLKB), 반전된 비 활성화 제어 신호(OFFB) 및 리셋 신호(RST)를 입력 받고 카운트 클럭 신호(CLK_CNT/CLKB_CNT), 카운트 리셋 신호(CNT_RST) 및 복수의 카운트 결과 신호들(CNT<M:0>, CNTB<M:0>)을 출력할 수 있다. 카운트 클럭 신호(CLK_CNT/CLKB_CNT)에서 CLK_CNT와 CLKB_CNT는 서로 반대의 로직 레벨을 가질 수 있다. 복수의 카운트 결과 신호들(CNT<M:0>, CNTB<M:0>) 중에서 CNT<M:0>와 CNTB<M:0>는 서로 반대의 로직 레벨을 가질 수 있다. 카운팅 회로(300)는 인에이블 신호(EN)가 활성화되면 클럭 신호(CLK/CLKB)를 카운트하여 복수의 카운트 결과 신호들(CNT<M:0>, CNTB<M:0>)을 생성할 수 있다. 카운팅 회로(300)는 인에이블 신호(EN) 및 클럭 신호(CLK/CLKB)에 따라 카운트 클럭 신호(CLK_CNT/CLKB_CNT)를 생성하고, 카운트 클럭 신호(CLK_CNT/CLKB_CNT)에 따라 복수의 카운트 결과 신호들(CNT<M:0>, CNTB<M:0>)을 생성할 수 있다. 카운팅 회로(300)는 활성화 제어 신호(ENPB) 및 반전된 비 활성화 제어 신호(OFFB)에 따라 카운트 리셋 신호(CNT_RST)를 생성할 수 있다. 카운팅 회로(300)는 카운트 리셋 신호(CNT_RST)에 따라 복수의 카운트 결과 신호들(CNT<M:0>, CNTB<M:0>)을 초기화시킬 수 있다. 활성화 구간 조정 회로(400)는 커맨드(CMD), 복수의 활성화 구간 설정 신호들(MR<N:0>), 카운트 클럭 신호(CLK_CNT/CLKB_CNT), 리셋 신호(RST) 및 복수의 카운트 결과 신호들(CNT<M:0>, CNTB<M:0>)을 입력 받고 비 활성화 제어 신호(OFF) 및 반전된 비 활성화 제어 신호(OFFB)를 출력할 수 있다. 활성화 구간 조정 회로(400)는 복수의 카운트 결과 신호들(CNT<M:0>, CNTB<M:0>)에 따라 비 활성화 제어 신호(OFF)를 생성할 수 있다. 활성화 구간 조정 회로(400)는 커맨드(CMD)가 입력되면 복수의 카운트 결과 신호들(CNT<M:0>, CNTB<M:0>)의 천이 타이밍들 중에서 복수의 활성화 구간 설정 신호들(MR<N:0>)에 상응하는 타이밍에 비 활성화 제어 신호(OFF)를 활성화시킬 수 있다. 활성화 구간 조정 회로(400)는 리셋 신호(RST)에 따라 비 활성화 제어 신호(OFF)를 초기화시킬 수 있다. 커맨드(CMD)는 시차를 두고 복수 회 입력될 수 있다. 따라서 이하 설명에서는 커맨드(CMD)가 시차를 두고 복수 회 입력되는 경우 앞선 타이밍의 커맨드(CMD)를 제 1 커맨드(CMD_1st)라 칭하고, 제 1 커맨드(CMD_1st) 입력 후에 입력되는 커맨드(CMD)를 제 2 커맨드(CMD_2nd)라 칭하기로 한다. 활성화 구간 조정 회로(400)는 제 1 커맨드(CMD_1st)가 입력되고 복수의 활성화 구간 설정 신호들(MR<N:0>)에 상응하는 타이밍 이전에 제 2 커맨드(CMD_2nd)가 입력되면 비 활성화 제어 신호(OFF)의 활성화를 차단함으로써 인에이블 신호(EN)의 활성화 구간을 연장할 수 있다. 활성화 구간 조정 회로(400)는 제 1 커맨드(CMD_1st)가 입력되고 복수의 활성화 구간 설정 신호들(MR<N:0>)에 상응하는 타이밍 이전에 제 2 커맨드(CMD_2nd)가 입력되면 비 활성화 제어 신호(OFF)의 활성화를 제 1 커맨드(CMD_1st)의 입력 타이밍과 제 2 커맨드(CMD_2nd)의 입력 타이밍의 차이만큼 차단함으로써 인에이블 신호(EN)의 활성화 구간을 연장할 수 있다. 도 4는 도 3의 신호 생성 회로(200)를 나타낸 도면이다. 도 4를 참조하면, 신호 생성 회로(200)는 복수의 로직 게이트들(201 - 208) 및 드라이버(210)를 포함할 수 있다. 제 1 로직 게이트(201)는 커맨드(CMD)를 클럭 신호(CLK/CLKB)에 따라 반전시켜 출력할 수 있다. 제 1 로직 게이트(201)는 클럭 신호(CLK)가 로우 레벨인 경우 커맨드(CMD)를 반전시켜 출력할 수 있다. 제 2 로직 게이트(202)는 리셋 신호(RST)를 반전시켜 출력할 수 있다. 제 3 로직 게이트(203)는 제 1 로직 게이트(201)의 출력과 제 2 로직 게이트(202)의 출력을 반전 논리곱하여 출력할 수 있다. 제 4 로직 게이트(204)는 제 3 로직 게이트(203)의 출력을 클럭 신호(CLK/CLKB)에 따라 반전시켜 제 3 로직 게이트(203)의 입력으로 피드백시킬 수 있다. 제 4 로직 게이트(204)는 클럭 신호(CLK)가 하이 레벨인 경우 제 3 로직 게이트(203)의 출력을 반전시켜 제 3 로직 게이트(203)의 입력으로 피드백시킬 수 있다. 제 5 로직 게이트(205)는 제 4 로직 게이트(204)의 출력과 클럭 신호(CLK)를 부정 논리곱한 결과를 활성화 제어 신호(ENPB)로서 출력할 수 있다. 드라이버(210)는 활성화 제어 신호(ENPB)에 따라 제 1 노드(ND1)를 하이 레벨로 구동하고, 비 활성화 제어 신호(OFF)에 따라 제 1 노드(ND1)를 로우 레벨로 구동할 수 있다. 드라이버(210)는 리셋 신호(RST)에 따라 제 1 노드(ND1)를 로우 레벨로 구동할 수 있다. 드라이버(210)는 제 1 내지 제 3 트랜지스터(211 - 213)를 포함할 수 있다. 제 1 트랜지스터(211)는 소오스 단이 전원단과 연결되고 게이트에 활성화 제어 신호(ENPB)를 입력 받으며 드레인 단이 제 1 노드(ND1)와 연결될 수 있