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KR-20260061778-A - Chip Inductor Package and Its Manufacturing Method

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Abstract

본 발명은 칩인덕터 패키지 및 그의 제조방법을 개시한다. 본 실시예의 일 측면에 의하면, 상면에 코일을 형성하는 도전성 권선 패턴이 형성되고, 상기 도전성 권선 패턴의 양끝단부에 내부 전극이 형성되는 제1 기판; 상기 내부 전극의 위치와 대응되는 위치에 비아홀이 형성되고, 중심부에 관통홀이 형성되어 상기 제1 기판의 상부에 놓여지는 제2 기판; 상기 제2 기판의 관통홀 내부에 배치되어, 상기 도전성 권선 패턴의 상부에 접착제를 매개로 부착되는 자성체; 상기 비아홀을 통해 내부 전극과 접속되고, 상기 자성체의 외주면을 따라 권선되는 코일; 및 상기 제2 기판의 관통홀 내부에 충진되는 몰딩체;를 포함하는 칩인덕터 패키지를 제공하고자 한다. .

Inventors

  • 김완호
  • 이정권
  • 선지영

Assignees

  • 한국광기술원

Dates

Publication Date
20260506
Application Date
20241028

Claims (10)

  1. 상면에 코일을 형성하는 도전성 권선 패턴이 형성되고, 상기 도전성 권선 패턴의 양끝단부에 내부 전극이 형성되는 제1 기판; 상기 내부 전극의 위치와 대응되는 위치에 비아홀이 형성되고, 중심부에 관통홀이 형성되어 상기 제1 기판의 상부에 놓여지는 제2 기판; 상기 제2 기판의 관통홀 내부에 배치되어, 상기 도전성 권선 패턴의 상부에 접착제를 매개로 부착되는 자성체; 상기 비아홀을 통해 내부 전극과 접속되고, 상기 자성체의 외주면을 따라 권선되는 코일; 및 상기 제2 기판의 관통홀 내부에 충진되는 몰딩체; 를 포함하는 것을 특징으로 하는 칩인덕터 패키지.
  2. 제1항에 있어서, 상기 제1 기판의 하면 일측에 형성되어, 상기 내부 전극과 도통하는 외부전극을 더 포함하는 것을 특징으로 하는 칩인덕터 패키지.
  3. 제2항에 있어서, 상기 제1 기판은, 상기 제2 기판의 비아홀과 연통되어, 상기 내부 전극과 외부 전극까지 접속되도록 하는 비아홀이 형성된 것을 특징으로 하는 칩인덕터 패키지.
  4. 제1항에 있어서, 상기 도전성 권선 패턴은, 패턴의 선폭을 줄여 권선수를 증가하는 것을 특징으로 하는 칩인덕터 패키지.
  5. 제1항에 있어서, 상기 제1 기판 및 제2 기판은, 세라믹 재질, 자성체 재질, 비자성 재질 또는 유전체 재질 중 어느 하나 이상의 서로 다른 재질을 사용하여 적층되는 것을 특징으로 하는 칩인덕터 패키지.
  6. 칩인덕터 패키지를 제조하는 제조장치에 의해 수행되는 칩인덕터 패키지를 제조하는 방법에 있어서, 제1 기판상에 도전성 권선 패턴을 형성하고, 상기 도전성 권선 패턴의 양끝단부에 내부 전극을 형성하는 단계; 중심부에 관통홀이 형성된 제2 기판의 양끝단부에 상기 내부 전극과 대응되도록 비아홀을 형성하는 단계; 상기 제1 기판의 상부에 제2 기판을 로딩하여 적층하는 단계; 상기 제2 기판의 관통홀 내부에 자성체를 배치하고, 상기 도전성 권선 패턴의 상부에 접착제를 매개로 상기 자성체를 부착하는 단계; 상기 비아홀을 통해 내부 전극과 코일이 접속되도록, 상기 자성체의 외주면을 따라 코일을 권선하는 단계; 및 상기 제2 기판의 관통홀 내부에 몰딩체를 충진하는 단계; 를 포함하는 것을 특징으로 하는 칩인덕터 패키지의 제조방법.
  7. 제6항에 있어서, 상기 제1 기판의 하면 일측에 상기 내부 전극과 도통하는 외부전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 칩인덕터 패키지의 제조방법.
  8. 제7항에 있어서, 상기 제1 기판상에 도전성 권선 패턴을 형성하고, 상기 도전성 권선 패턴의 양끝단부에 내부 전극을 형성하는 단계는, 상기 제1 기판의 양끝단부에 상기 제2 기판의 비아홀과 연통되어, 상기 내부 전극과 외부 전극까지 접속되도록 하는 비아홀을 형성하는 것을 특징으로 하는 칩인덕터 패키지의 제조 방법.
  9. 제6항에 있어서, 상기 도전성 권선 패턴은, 패턴의 선폭을 줄여 권선수를 증가하는 것을 특징으로 하는 칩인덕터 패키지의 제조 방법.
  10. 제6항에 있어서, 상기 제1 기판 및 제2 기판은, 세라믹 재질, 자성체 재질, 비자성 재질 또는 유전체 재질 중 어느 하나 이상의 서로 다른 재질을 사용하여 적층되는 것을 특징으로 하는 칩인덕터 패키지의 제조방법.

Description

칩 인덕터 패키지 및 그의 제조방법{Chip Inductor Package and Its Manufacturing Method} 본 발명은 표면 실장이 용이하면서 소형화 및 고기능화에 유리한 칩인턱터 패키지 및 그의 제조 방법에 관한 것이다. 이 부분에 기술된 내용은 단순히 본 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다. 칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자로써, 전자기적 특성을 이용하여 커패시터와 조합하여 특정 주파수 대역의 신호를 증폭시키는 공진회로, 필터(Filter) 회로 등의 구성에 사용된다. 최근 들어, 각종 통신 디바이스 또는 디스플레이 디바이스 등 IT 디바이스의 소형화 및 박막화가 가속화되고 있는데, 이러한 IT 디바이스에 채용되는 인덕터, 캐패시터, 트랜지스터 등의 각종 소자들 또한 소형화 및 박형화하기 위한 연구가 지속적으로 이루어지고 있다. 이에, 인덕터도 소형이면서 고밀도의 자동 표면 실장이 가능한 칩으로의 전환이 급속도로 이루어져 왔으며, 박막의 절연 기판의 상하면에 도금으로 형성되는 코일 패턴 위에 자성 분말을 수지와 혼합시켜 형성시킨 박막형 인덕터의 개발이 이어지고 있다. 인덕터는 인덕터가 적용되는 세트(set)의 주파수 등 필요한 전기적 특성에 따라 권선형, 적층형 또는 박막형 등으로 구분된다. 도 1은 일반적인 박막형 인덕터와 권선형 인덕터를 설명하기 위한 예시도이다. 도 1시에 도시된 바와 같이, 박막형 인덕터(a)와 권선형 인덕터(b)는 금속 복합체(①), 구리 페이스트된 코일(②), 구리 와이어 코일(③), PCB 기판(④), Ni/Sn 플레이팅된 외부 전극(⑤)을 포함하고 있다. 권선형 인덕터는 권선의 저항값이 작기 때문에 Q 값이 높고 권선 간에 발생하는 기생 커패시턴스 값이 작기 때문에 자기공진 주파수(Self Resonant Frequency)가 높고, 고용량/높은 내전압 특성을 갖는 등의 특성이 우수한 반면, 비교적 소형화가 어렵고, 양산성이 떨어져 가격이 비싼 단점이 있다. 또한, 권선형 인덕터는 한 층에 형성되는 권선의 수가 제한적일 수밖에 없었으며, 고 인덕턴스를 구현하기 위해서는 배선패턴이 형성된 층의 수가 증가되어야만 했기 때문에 소형화 또는 박막화에 한계가 있다. 박막형 인덕터는 타이트한 공차(Tight Tolerance) 특성의 미세 용량제어가 요구되는 분야에 사용되지만, 넓은 범위의 용량 구현에 한계가 있고, 양산성이 떨어지며 생산 단가가 높다는 단점이 있다. 적층형 인덕터는 우수한 특성을 구현하는데 한계가 있지만 소형화 및 양산성이 우수하여 가격이 저렴한 장점을 갖고 있어 많이 사용하지만 고온 공정에 따른 신호선 재료의 확산(diffusion)으로 인해 전기적 특성은 떨어지는 단점이 있다. 도 1은 일반적인 박막형 인덕터와 권선형 인덕터를 설명하기 위한 예시도이다. 도 2는 본 발명의 일 실시예에 따른 칩인덕터 패키지의 구성을 설명하는 단면도이다. 도 3은 본 발명의 일 실시예에 따른 제1 기판의 일면을 설명하는 예시도이다. 도 4는 본 발명의 일 실시예에 따른 칩인덕터 패키지의 제조방법을 설명하는 순서도이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다. 어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에서, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서 "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해서 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 또한, 본 발명의 각 실시예에 포함된 각 구성, 과정, 공정 또는 방법 등은 기술적으로 상호간 모순되지 않는 범위 내에서 공유될 수 있다. 도 2는 본 발명의 일 실시예에 따른 칩인덕터 패키지의 구성을 설명하는 단면도이고, 도 3은 본 발명의 일 실시예에 따른 제1 기판의 일면을 설명하는 예시도이다. 칩인덕터는 기판에 실장되는 SMD(Surface Mount Device) 형태의 인덕터 부품으로서, 인덕터는 자속(magnetic flux) 변화에 감응하여 유도성(inductive) 기전력을 발생시키고, 이러한 현상의 크기를 인덕터의 인덕턴스(inductance)라고 하며, 인덕턴스는 인덕터의 코어의 단면적, 코일의 권선수 및 코어의 투자율에 비례하여 증가한다. 도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 칩인덕터 패키지(100)는 제1 기판(110), 제2 기판(120), 자성체(130), 코일(150), 몰딩체(160)를 포함하지만, 이에 한정되지 않는다. 제1 기판(110)은 상면에 코일을 형성하는 도전성 권선 패턴(111)이 형성되고, 도전성 권선 패턴(111)의 양끝단부에 내부 전극(112)이 형성된다. 제1 기판(110)의 하면 일측에는 내부 전극(112)과 도통하는 외부 전극(115)이 형성된다. 제2 기판(120)은 내부 전극(112)의 위치와 대응되는 위치에 비아홀(125)이 형성되고, 중심부에 관통홀(121)이 형성된다. 비아홀(125)의 내부는 도전성 페이스트를 충전한다. 제1 기판(110)의 양끝단부에는 제2 기판(120)의 비아홀(125)과 연통되어 내부 전극(111)과 외부 전극(115)까지 접속되도록 하는 비아홀(113)이 형성된다. 이러한 제2 기판(120)은 제1 기판(110)의 상부에 내부 전극(112)과 비아홀(125)의 위치가 대응되도록 놓여진다. 제1 기판(110)과 제2 기판(120)은 세라믹, 자성체, 비자성 또는 유전체 중 어느 하나 이상의 서로 다른 재질로 적층된 적층체로 형성되고, 직육면체 또는 이와 유사한 형상을 가질 수 있으며, 각 구성이 구현될 수 있는 공간을 제공한다. 제1 기판(110)은 PCB 기판으로 내부에 배치될 수 있고, 제2 기판(120)은 세라믹 재질로 구현될 수 있고, 이에 따라, 기판은 우수한 열전도도 및 전기 전도도를 확보할 수 있다. 자성체(130)는 제2 기판(120)의 관통홀(121) 내부에 배치되고, 도전성 권선 패턴(111)의 상부에 접착제(140)를 매개로 부착된다. 이때, 접착제(140)는 에폭시 또는 실리콘 페이스트를 사용할 수 있다. 자성체(130)는 코일(150)과 전기적으로 연결되어 외부로부터 전원을 공급받아 코일(150)로 전원을 인가한다. 코일(150)은 비아홀(125)을 통해 내부 전극(112)과 접속되고, 자성체(130)의 외주면을 따라 권선된다. 코일(150)은 제2 기판(120) 내 위치하여, 자성체(130)를 거쳐 전달되는 전원을 인가받아 자기장을 형성한다. 코일(150)은 구리 와이어 코일 또는 알루미늄 와이어 코일을 사용할 수 있다. 몰딩체(160)는 제2 기판(120)의 관통홀 내부에 에폭시 재질로 충진된다. 몰딩치(160)는 칩 인덕터를 보호하기 위해 제2 기판(120)의 일 면에 주입되며 몰딩된다. 몰딩체(160)는 에폭시 또는 실리콘 소재로 구현될 수 있으며, 자성체(130), 자성체(130)가 안착된 도전성 권선 패턴(111) 및 그 주변뿐만 아니라 자성체(130)와 기판의 사이의 공간 모두에 주입되어 몰딩된다. 도 4는 본 발명의 일 실시예에 따른 칩인덕터 패키지의 제조방법을 설명하는 순서도이다. 칩인덕터 패키지를 제조하는 제조 장치에 의해 수행되는 방법은, 제1 기판(110) 상에 프린팅 또는 도금 방식으로 도전성 권선 패턴(111)을 형성하고, 도전성 권선 패턴(111)의 양끝단부에 내부 전극(112)을 형성한다(S10). 이때, 제1 기판(110)은 하면 일측에 내부 전극(112)과 도통하는 외부 전극(115)이 형성된다. 제조 장치는 도전성 권선 패턴의 선폭을 줄여 권선수를 증가하거나, 패턴의 선폭을 넓혀 권선수를 감소시킴으로써 칩인덕터의 인덕턴스를 조절할 수 있다. 중심부에 관통홀(121)이 형성된 제2 기판(120)의 양끝단부에는 내부 전극(112)과 대응되도록 비아홀(125)을 형성한다(S20). 비아홀(125)의 내부는 도전성 페이스트로 충전된다. 비아홀(125)을 도전성 페이스트로 충