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KR-20260061807-A - SEMICONDUCTOR PACKAGE

KR20260061807AKR 20260061807 AKR20260061807 AKR 20260061807AKR-20260061807-A

Abstract

본 발명 개념의 일부 실시예들에 따른 반도체 장치는 광학 구조체 및 상기 광학 구조체 상의 제1 전달 구조체를 포함하고, 상기 광학 구조체는 제1 방향으로 연장하는 제1 도파로를 포함하고, 상기 제1 전달 구조체는: 상부 및 하부를 포함하는 하부 접합층; 및 상기 제1 방향으로 연장하는 제2 도파로를 포함하고, 상기 제1 도파로 및 상기 제2 도파로는 서로 중첩되고, 상기 하부 접합층의 상기 하부는 상기 제1 도파로 및 상기 제2 도파로 사이에 배치되고, 상기 하부 접합층은 상기 제1 도파로 및 상기 제2 도파로와 다른 물질을 포함한다.

Inventors

  • 안석근

Assignees

  • 삼성전자주식회사

Dates

Publication Date
20260506
Application Date
20241028

Claims (20)

  1. 광학 구조체 및 상기 광학 구조체 상의 제1 전달 구조체를 포함하고, 상기 광학 구조체는 제1 방향으로 연장하는 제1 도파로를 포함하고, 상기 제1 전달 구조체는: 상부 및 하부를 포함하는 하부 접합층; 및 상기 제1 방향으로 연장하는 제2 도파로를 포함하고, 상기 제1 도파로 및 상기 제2 도파로는 서로 중첩되고, 상기 하부 접합층의 상기 하부는 상기 제1 도파로 및 상기 제2 도파로 사이에 배치되고, 상기 하부 접합층은 상기 제1 도파로 및 상기 제2 도파로와 다른 물질을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 하부 접합층의 상기 상부의 상면은 상기 하부 접합층의 상기 하부의 상면에 대하여 경사진 반도체 패키지.
  3. 제 1 항에 있어서, 상기 광학 구조체는 상기 하부 접합층의 하면에 접하는 상부 접합층을 더 포함하고, 상기 상부 접합층은 상기 제1 도파로 및 상기 제2 도파로 사이에 배치되고, 상기 하부 접합층 및 상기 상부 접합층은 동일한 물질을 포함하는 반도체 패키지.
  4. 제 1 항에 있어서, 상기 제1 전달 구조체와 중첩되는 제2 전달 구조체를 더 포함하고, 상기 제2 전달 구조체는 상기 제1 방향으로 연장하는 제3 도파로를 포함하고, 상기 제3 도파로는 상기 제1 도파로 및 상기 제2 도파로와 중첩되지 않는 반도체 패키지.
  5. 제 4 항에 있어서, 상기 제2 도파로는 복수 개의 제1 코어들을 포함하고, 상기 제3 도파로는 복수 개의 제2 코어들을 포함하고, 제1 방향과 교차하는 인접하는 상기 제1 코어들 사이의 거리는 인접하는 상기 제2 코어들 사이의 거리보다 작은 반도체 패키지.
  6. 제 4 항에 있어서, 상기 제1 전달 구조체는 상기 제2 도파로를 둘러싸는 제1 투과층을 더 포함하고, 상기 제2 전달 구조체는 상기 제3 도파로를 둘러싸는 제2 투과층을 더 포함하고, 상기 제1 투과층 및 상기 제2 투과층은 서로 연결되어 일체를 이루는 반도체 패키지.
  7. 제 6 항에 있어서, 상기 제1 투과층 및 상기 제2 투과층은 유리를 포함하는 반도체 패키지.
  8. 제 4 항에 있어서, 상기 제1 전달 구조체는 상기 제2 도파로를 둘러싸는 제1 투과층을 더 포함하고, 상기 제1 투과층의 상면은 내측 부분 및 상기 내측 부분을 둘러싸는 외측 부분을 포함하고, 상기 제1 투과층의 상기 상면의 상기 내측 부분은 곡면을 포함하는 반도체 패키지.
  9. 제 8 항에 있어서, 상기 제1 투과층의 상기 상면의 상기 내측 부분에 접하는 광학 접착층을 더 포함하는 반도체 패키지.
  10. 제 1 항에 있어서, 상기 하부 접합층의 상기 상부는 상기 제1 도파로와 중첩되지 않는 반도체 패키지.
  11. 광학 구조체 및 상기 광학 구조체의 상의 제1 전달 구조체를 포함하고, 상기 광학 구조체는: 제1 방향으로 연장하는 제1 도파로; 및 상기 제1 도파로 상의 상부 접합층을 포함하고, 상기 제1 전달 구조체는: 상기 상부 접합층의 상면에 접하는 하부 접합층; 상기 제1 방향으로 연장하는 제2 도파로; 및 상기 제2 도파로를 덮는 제1 투과층을 포함하고, 상기 제1 도파로 및 상기 제2 도파로는 서로 중첩되고, 상기 상부 접합층 및 상기 하부 접합층은 무기 절연 물질을 포함하는 반도체 패키지.
  12. 제 11 항에 있어서, 상기 제1 도파로 및 상기 제2 도파로의 굴절률은 동일한 반도체 패키지.
  13. 제 11 항에 있어서, 상기 제1 전달 구조체와 중첩되는 제2 전달 구조체를 더 포함하고, 상기 제2 전달 구조체는 상기 제1 방향으로 연장하는 제3 도파로 및 상기 제3 도파로를 둘러싸는 제2 투과층을 포함하고, 상기 제3 도파로는 상기 제1 도파로 및 상기 제2 도파로와 중첩되지 않고, 상기 제2 투과층은 상기 제2 투과층의 측벽 및 상면을 연결하는 경사면을 포함하고, 상기 제2 투과층의 상기 경사면은 상기 제2 투과층의 상면에 대하여 경사진 반도체 패키지.
  14. 제 11 항에 있어서, 상기 하부 접합층의 상기 상부는 상기 제1 방향과 교차하는 제2 방향으로 배열되는 제1 부분, 제2 부분 및 제3 부분을 포함하고, 상기 하부 접합층의 상기 상부의 제2 부분의 상기 제1 방향으로의 최대폭은 상기 하부 접합층의 상기 상부의 제1 부분의 상기 제1 방향으로의 최대폭 및 상기 하부 접합층의 상기 상부의 제3 부분의 상기 제1 방향으로의 최대폭보다 큰 반도체 패키지.
  15. 제 14 항에 있어서, 상기 하부 접합층의 상기 상부의 상기 제2 부분은 상기 하부 접합층의 상기 상부의 상기 제2 부분의 상면 및 상기 상기 하부 접합층의 상기 상부의 상기 제1 부분의 상면을 연결하는 측벽을 포함하는 반도체 패키지.
  16. 패키지 기판; 상기 패키지 기판 상의 반도체 칩; 상기 반도체 칩을 덮는 제1 몰딩막; 상기 패키지 기판 상의 광학 구조체; 상기 광학 구조체 상의 전자 회로 구조체; 상기 광학 구조체 상에 배치되는 제1 전달 구조체 및 제2 전달 구조체; 및 상기 전자 회로 구조체, 상기 광학 구조체 및 상기 제1 전달 구조체를 덮고, 상기 제1 몰딩막과 이격되는 제2 몰딩막을 포함하고, 상기 광학 구조체는 제1 방향으로 연장하는 제1 도파로를 포함하고, 상기 제1 전달 구조체는 상기 제1 방향으로 연장하고, 상기 제1 도파로보다 높은 레벨에 배치되는 제2 도파로를 포함하고, 상기 제2 전달 구조체는 상기 제1 방향으로 연장하고, 상기 제2 도파로보다 높은 레벨에 배치되는 제3 도파로를 포함하고, 상기 제1 도파로 및 상기 제2 도파로는 서로 중첩되고, 상기 제3 도파로는 상기 제2 도파로와 상기 제1 방향으로 이격되는 반도체 패키지.
  17. 제 16 항에 있어서, 상기 제2 도파로 및 상기 제3 도파로는 서로 중첩되지 않는 반도체 패키지.
  18. 제 16 항에 있어서, 상기 제1 전달 구조체는 제1 반사층을 포함하고, 상기 제2 전달 구조체는 제2 반사층을 포함하고, 상기 제1 반사층의 상면 및 상기 제2 반사층의 상면은 상기 광학 구조체의 상면에 대하여 경사지고, 상기 제1 반사층 및 상기 제2 반사층은 굴절률이 1보다 크고 2보다 작은 물질을 포함하는 반도체 패키지.
  19. 제 16 항에 있어서, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제4 도파로를 더 포함하고, 상기 제4 도파로는 상기 제2 도파로 및 상기 제3 도파로 사이에 배치되는 반도체 패키지.
  20. 제 19 항에 있어서, 상기 제1 내지 제4 도파로들은 SiN을 포함하는 반도체 패키지.

Description

반도체 패키지 {SEMICONDUCTOR PACKAGE} 본 발명 개념의 실시예들은 반도체 패키지에 관한 것으로, 보다 상세하게는 광학 구조체 및 도파로를 포함하는 반도체 패키지에 관한 것이다. 전자 장치의 소형화 및 고속화에 대한 요구가 증가하고 있다. 이에 따라, 기존의 금속 배선을 통한 신호 전달을 광 신호를 이용한 방식으로 대체하기 위한 연구가 활발히 진행되고 있다. 이에 따라 광 신호를 전달하기 위해 광원, 광 커플링 소자 등이 집적된 광 집적 회로를 포함하는 반도체 패키지가 필요하다. 도 1a는 일부 실시예들에 따른 반도체 패키지의 평면도이다. 도 1b는 도 1a의 A1-A1'선에 따른 단면도이다. 도 1c는 도 1b의 B 영역의 확대도이다. 도 1d는 도 1a의 A 영역의 확대도이다. 도 1e는 도 1d의 B1-B1'선에 따른 단면도이다. 도 1f는 도 1d의 C1-C1'선에 따른 단면도이다. 도 2a, 2b, 2c, 2d, 2e, 2f, 2g, 2h, 2i, 2j, 2k, 2l, 2m, 2n, 2o 및 2p는 도 1a, 1b, 1c, 1d, 1e 및 1f에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 도 3은 일부 실시예들에 따른 반도체 패키지의 확대도이다. 도 4a, 4b, 4c, 4d, 4e, 4f, 4g, 4h, 4i, 4j, 4k 및 4l은 도 3에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 도 5는 일부 실시예들에 따른 반도체 패키지의 확대도이다. 도 6은 일부 실시예들에 따른 반도체 패키지의 확대도이다. 도 7a, 7b, 7c 및 7d는 일부 실시예들에 따른 반도체 패키지를 나타내는 도면들이다. 도 8a, 8b, 8c 및 8d는 일부 실시예들에 따른 반도체 패키지를 나타내는 도면들이다. 도 9는 일부 실시예들에 따른 반도체 패키지의 확대도이다. 이하에서, 도면들을 참조하여 본 발명 개념의 실시예들에 따른 반도체 장치 및 이의 제조 방법에 대하여 상세히 설명한다. 도 1a는 일부 실시예들에 따른 반도체 패키지의 평면도이다. 도 1b는 도 1a의 A1-A1’선에 따른 단면도이다. 도 1c는 도 1b의 B 영역의 확대도이다. 도 1d는 도 1a의 A 영역의 확대도이다. 도 1e는 도 1d의 B1-B1’선에 따른 단면도이다. 도 1f는 도 1d의 C1-C1’선에 따른 단면도이다. 도 1a 및 1b를 참조하면, 패키지 기판(100)이 제공될 수 있다. 패키지 기판(100)은 제1 방향(D1) 및 제2 방향(D2)을 따라 확장하는 평면을 따라 확장하는 플레이트의 형태를 가질 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 서로 교차할 수 있다. 예를 들어, 제1 방향(D1) 및 제2 방향(D2)은 서로 직교하는 수평 방향들일 수 있다. 패키지 기판(100)은 예를 들어, 인쇄 회로 기판일 수 있다. 패키지 기판(100)의 하면 상에 제1 솔더볼(110)이 배치될 수 있다. 제1 솔더볼(110)은 도전 물질을 포함할 수 있다. 제1 솔더볼(110)은 패키지 기판(100)에 전기적으로 연결될 수 있다. 일부 실시예들에 있어서, 패키지 기판(100)은 재배선 기판일 수 있다. 연결 기판(200)이 패키지 기판(100)과 제3 방향(D3)으로 중첩되게 배치될 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 교차하는 방향일 수 있다. 예를 들어, 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 직교하는 수직 방향일 수 있다. 연결 기판(200)은 예를 들어, 인터포저 일 수 있다. 패키지 기판(100) 및 연결 기판(200) 사이에 제2 솔더볼(210)이 배치될 수 있다. 제2 솔더볼(210)은 도전 물질을 포함할 수 있다. 패키지 기판(100) 및 연결 기판(200)은 제2 솔더볼(210)에 의해 전기적으로 연결될 수 있다. 제2 솔더볼(210)을 둘러싸는 제1 언더필막(220)이 배치될 수 있다. 제1 언더필막(220)은 패키지 기판(100)의 상면 및 연결 기판(200)의 하면에 접할 수 있다. 제1 언더필막(220)은 절연 물질을 포함할 수 있다. 예를 들어, 제1 언더필막(220)은 고분자 물질을 포함할 수 있다. 연결 기판(200)과 제3 방향(D3)으로 중첩되는 제1 적층 구조체(230) 및 제2 적층 구조체(240)가 배치될 수 있다. 제1 적층 구조체(230)는 제3 방향(D3)으로 중첩되는 제1 반도체 칩들(231), 제1 반도체 칩들(231) 사이에 배치되는 제1 중간 연결체들(232) 및 연결 기판(200)의 상면에 접하는 제1 하부 연결체들(233)을 포함할 수 있다. 제2 적층 구조체(240)는 제3 방향(D3)으로 중첩되는 제2 반도체 칩들(241), 제2 반도체 칩들(241) 사이에 배치되는 제2 중간 연결체들(242) 및 연결 기판(200)의 상면에 접하는 제2 하부 연결체들(243)을 포함할 수 있다. 제1 반도체 칩들(231) 및 제2 반도체 칩들(241)은 메모리 칩일 수 있다. 예를 들어, 제1 반도체 칩들(231) 및 제2 반도체 칩들(241)은 DRAM 칩일 수 있다. 제1 중간 연결체들(232), 제2 중간 연결체들(242), 제1 하부 연결체들(233), 제2 하부 연결체들(243)은 도전 물질을 포함할 수 있다. 제1 반도체 칩들(231)은 제1 중간 연결체들(232)에 의해 서로 전기적으로 연결될 수 있다. 제2 반도체 칩들(241)은 제2 중간 연결체들(242)에 의해 서로 전기적으로 연결될 수 있다. 제1 반도체 칩들(231)은 제1 하부 연결체들(233)에 의해 연결 기판(200)에 전기적으로 연결될 수 있다. 제2 반도체 칩들(241)은 제2 하부 연결체들(243)에 의해 연결 기판(200)에 전기적으로 연결될 수 있다. 제1 적층 구조체(230) 및 제2 적층 구조체(240) 사이에 제3 반도체 칩(250)이 배치될 수 있다. 제3 반도체 칩(250)은 로직 칩일 수 있다. 연결 기판(200) 및 제3 반도체 칩(250) 사이에 제3 하부 연결체들(251)이 배치될 수 있다. 제3 하부 연결체(251)은 도전 물질을 포함할 수 있다. 제3 반도체 칩(250)은 제3 하부 연결체들(251)에 의해 연결 기판(200)과 전기적으로 연결될 수 있다. 제1 적층 구조체(230), 제2 적층 구조체(240) 및 제3 반도체 칩(250)을 둘러싸는 제1 몰딩막(260)이 배치될 수 있다. 제1 몰딩막(260)은 절연 물질을 포함할 수 있다. 예를 들어, 제1 몰딩막(260)은 고분자 물질을 포함할 수 있다. 연결 기판(200)을 관통하는 제1 연결 비아들(270)이 배치될 수 있다. 제1 연결 비아들(270)은 도전 물질을 포함할 수 있다. 제1 적층 구조체(230), 제2 적층 구조체(240) 및 반도체 칩들(250)은 제1 연결 비아들(270)에 의해 제2 솔더볼(210)들에 전기적으로 연결될 수 있다. 패키지 기판(100)에 제3 방향(D3)으로 중첩되는 광학 구조체(300)가 배치될 수 있다. 광학 구조체(300)는 광 집적 회로(Photo Integrated Circuit, PIC)를 포함할 수 있다. 광 집적 회로는 위상 변조기를 포함할 수 있다. 광학 구조체(300)는 베이스층(301), 베이스층(301) 상의 광 경로층(302) 및 광 경로층(302) 상의 상부 접합층(UB)을 포함할 수 있다. 베이스층(301)은 반도체 기판 및 재배선층을 포함할 수 있다. 재배선층은 복수 개의 배선들 및 비아들을 포함할 수 있다. 베이스층(301)의 하면에 접하는 제1 하부 패드(LP1)가 배치될 수 있다. 제1 하부 패드(LP1)의 하면에 접하는 제3 솔더볼(310)이 배치될 수 있다. 제1 하부 패드(LP1) 및 제3 솔더볼(310)은 도전 물질을 포함할 수 있다. 베이스층(301)은 제1 하부 패드(LP1) 및 제3 솔더볼(310)을 통해 패키지 기판(100)에 전기적으로 연결될 수 있다. 베이스층(301) 및 패키지 기판(100) 사이에 제2 언더필막(320)이 배치될 수 있다. 제2 언더필막(320)은 하부 패드(LP) 및 제3 솔더볼(310)을 둘러쌀 수 있다. 제2 언더필막(320)은 절연 물질을 포함할 수 있다. 예를 들어, 제2 언더필막(320)은 고분자 물질을 포함할 수 있다. 광학 구조체(300)는 상부 패드(UP)를 더 포함할 수 있다. 상부 접합층(UB)은 상부 패드(UP)를 둘러쌀 수 있다. 상부 접합층(UB)의 제3 방향(D3)으로의 두께는 광 경로층(302)의 제3 방향(D3)으로의 두께보다 작을 수 있다. 상부 패드(UP)는 도전 물질을 포함할 수 있다. 상부 접합층(UB)은 상부 패드(UP)를 둘러쌀 수 있다. 광 경로층(302) 및 베이스층(301)을 관통하는 제2 연결 비아들(330)이 배치될 수 있다. 제2 연결 비아들(330)은 도전 물질을 포함할 수 있다. 제2 연결 비아들(330)에 의해 상부 패드(UP) 및 제1 하부 패드(LP1)가 전기적으로 연결될 수 있다. 상부 접합층(UB) 상에 전자 회로 구조체(400)이 배치될 수 있다. 전자 회로 구조체(400)는 전자 집적 회로(Electronic Integrated Circuit, EIC)를 포함할 수 있다. 전자 회로 구조체(400)는 회로층(401) 및 제2 하부 패드(LP2)를 포함할 수 있다. 회로층(401)은 반도체 기판 및 재배선층을 포함할 수 있다. 재배선층은 복수 개의 비아들 및 배선들을 포함할 수 있다. 제2 하부 패드(LP2)는 상부 패드(UP)의 상면에 접할 수 있다. 제2 하부 패드(LP2) 및 상부 패드(UP)는 서로 전기적으로 연결될 수 있다. 회로층(401)은 제2 하부 패드(LP2)에 의해 상부 패드(UP)와 전기적으로 연결될 수 있다. 제2 하부 패드(LP2) 및 상부 패드(UP)는 서로 본딩될 수 있다. 상부 접합층(UB) 상에 제1 전달 구조체(TM1)가 배치될 수 있다. 제1 전달 구조체(TM1)와 제3 방향(D3)으로 중첩되는 제2 전달 구조체(TM2)가 배치될 수 있다. 제1 전달 구조체(TM1) 및 제2 전달 구조체(TM2)에 접하는 광학 접착층(OB)이 배치될 수 있다. 일부 실시예들에 있어서,