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KR-20260062001-A - MULTILAYER CERAMIC CAPACITOR AND METHOD OF MANUFACTURING THE SAME

KR20260062001AKR 20260062001 AKR20260062001 AKR 20260062001AKR-20260062001-A

Abstract

유전체층과 내부전극층을 포함하는 커패시터 바디, 그리고 상기 커패시터 바디의 외측에 배치되는 외부 전극을 포함하며, 상기 유전체층은 세륨(Ce), 가돌리늄(Gd), 사마륨(Sm) 및 란타넘(La) 중에서 선택되는 하나 이상을 포함하는 제1 원소; 및 어븀(Er), 이트륨(Y), 툴륨(Tm) 및 이터븀(Yb) 중에서 선택되는 하나 이상을 포함하는 제2 원소를 포함하고, 상기 제2 원소 대비 상기 제1 원소의 몰비가 1.5 내지 4.0인 적층 세라믹 커패시터 및 이의 제조 방법을 제공한다.

Inventors

  • 신유라
  • 전충섭
  • 이승용
  • 서동찬
  • 남광희

Assignees

  • 삼성전기주식회사

Dates

Publication Date
20260506
Application Date
20241226
Priority Date
20241028

Claims (20)

  1. 유전체층과 내부전극층을 포함하는 커패시터 바디, 그리고 상기 커패시터 바디의 외측에 배치되는 외부 전극을 포함하며, 상기 유전체층은 세륨(Ce), 가돌리늄(Gd), 사마륨(Sm) 및 란타넘(La) 중에서 선택되는 하나 이상을 포함하는 제1 원소; 및 어븀(Er), 이트륨(Y), 툴륨(Tm) 및 이터븀(Yb) 중에서 선택되는 하나 이상을 포함하는 제2 원소를 포함하고, 상기 제2 원소 대비 상기 제1 원소의 몰비가 1.5 내지 4.0인 적층 세라믹 커패시터.
  2. 제1항에서, 상기 제1 원소는 상기 세륨(Ce)을 포함하고, 상기 제2 원소는 상기 어븀(Er)을 포함하는 적층 세라믹 커패시터.
  3. 제1항에서, 상기 제1 원소는 상기 사마륨(Sm)을 포함하고, 상기 제2 원소는 상기 이트륨(Y)을 포함하는 적층 세라믹 커패시터.
  4. 제1항에서, 상기 유전체층은 티타늄(Ti)을 더 포함하고, 상기 제1 원소는 상기 유전체층에서 상기 티타늄(Ti) 100 몰부에 대하여 0.6 몰부 내지 8 몰부로 포함되는 적층 세라믹 커패시터.
  5. 제1항에서, 상기 유전체층은 티타늄(Ti)을 더 포함하고, 상기 제2 원소의 함량은 상기 유전체층에서 상기 티타늄(Ti) 100 몰부에 대하여 0.15 몰부 내지 5 몰부로 포함되는 적층 세라믹 커패시터.
  6. 제1항에서, 상기 유전체층은 Si계 이차상을 포함하는 적층 세라믹 커패시터.
  7. 제6항에서, 상기 Si계 이차상은 규소(Si); 및 세륨(Ce), 가돌리늄(Gd), 사마륨(Sm), 란타넘(La), 어븀(Er), 이트륨(Y), 툴륨(Tm), 이터븀(Yb), 알루미늄(Al), 마그네슘(Mg) 및 망간(Mn) 중에서 선택되는 하나 이상을 포함하는 적층 세라믹 커패시터.
  8. 제6항에서, 상기 Si계 이차상은 규소(Si)를 상기 Si계 이차상의 총량에 대하여 20 몰% 내지 80 몰%로 포함하는 적층 세라믹 커패시터.
  9. 제6항에서, 상기 Si계 이차상은 Ce x Er y Si 2 O 7 (0≤x≤2, 0≤y≤2), Ce x Er y SiO 5 (0≤x≤2, 0≤y≤2), Si-O-Al 결합 함유 화합물, Si-O-Mg 결합 함유 화합물 및 Si-O-Mn 결합 함유 화합물 중에서 선택되는 하나 이상을 포함하는 적층 세라믹 커패시터.
  10. 제6항에서, 상기 커패시터 바디는 상기 유전체층과 상기 내부전극층이 서로 번갈아 배치된 액티브 영역을 포함하며, 상기 Si계 이차상이 차지하는 면적은 상기 액티브 영역의 10㎛ x 10㎛ 면적 기준으로 0 초과 내지 2.0 ㎛ 2 이하인 적층 세라믹 커패시터.
  11. 유전체층과 내부전극층을 포함하는 커패시터 바디, 그리고 상기 커패시터 바디의 외측에 배치되는 외부 전극을 포함하며, 상기 커패시터 바디는 상기 유전체층과 상기 내부전극층이 서로 번갈아 배치된 액티브 영역을 포함하며, 상기 유전체층은 세륨(Ce), 가돌리늄(Gd), 사마륨(Sm) 및 란타넘(La) 중에서 선택되는 하나 이상을 포함하는 제1 원소; 및 어븀(Er), 이트륨(Y), 툴륨(Tm) 및 이터븀(Yb) 중에서 선택되는 하나 이상을 포함하는 제2 원소를 포함하고, 상기 유전체층은 Si계 이차상을 포함하고, 상기 Si계 이차상이 차지하는 면적은 상기 액티브 영역의 10㎛ x 10㎛ 면적 기준으로 0 초과 내지 2.0 ㎛ 2 이하인 적층 세라믹 커패시터.
  12. 제11항에서, 상기 Si계 이차상은 규소(Si); 및 세륨(Ce), 가돌리늄(Gd), 사마륨(Sm), 란타넘(La), 어븀(Er), 이트륨(Y), 툴륨(Tm), 이터븀(Yb), 알루미늄(Al), 마그네슘(Mg) 및 망간(Mn) 중에서 선택되는 하나 이상을 포함하는 적층 세라믹 커패시터.
  13. 제11항에서, 상기 Si계 이차상은 규소(Si)를 상기 Si계 이차상의 총량에 대하여 20 원자% 내지 80 원자%로 포함하는 적층 세라믹 커패시터.
  14. 제11항에서, 상기 Si계 이차상은 Ce x Er y Si 2 O 7 (0≤x≤2, 0≤y≤2), Ce x Er y SiO 5 (0≤x≤2, 0≤y≤2), Si-O-Al 결합 함유 화합물, Si-O-Mg 결합 함유 화합물 및 Si-O-Mn 결합 함유 화합물 중에서 선택되는 하나 이상을 포함하는 적층 세라믹 커패시터.
  15. 제11항에서, 상기 제1 원소는 상기 세륨(Ce)을 포함하고, 상기 제2 원소는 상기 어븀(Er)을 포함하는 적층 세라믹 커패시터.
  16. 제11항에서, 상기 제1 원소는 상기 사마륨(Sm)을 포함하고, 상기 제2 원소는 상기 이트륨(Y)을 포함하는 적층 세라믹 커패시터.
  17. 제11항에서, 상기 유전체층은 티타늄(Ti)을 더 포함하고, 상기 제1 원소는 상기 유전체층에서 상기 티타늄(Ti) 100 몰부에 대하여 0.6 몰부 내지 8 몰부로 포함되는 적층 세라믹 커패시터.
  18. 제11항에서, 상기 유전체층은 티타늄(Ti)을 더 포함하고, 상기 제2 원소의 함량은 상기 유전체층에서 상기 티타늄(Ti) 100 몰부에 대하여 0.15 몰부 내지 5 몰부로 포함되는 적층 세라믹 커패시터.
  19. 티탄산바륨계 화합물, 제1 원소 함유 화합물 및 제2 원소 함유 화합물을 포함하는 혼합물을 이용하여 유전체 슬러리를 제조하는 단계; 상기 유전체 슬러리를 이용하여 유전체 그린시트를 제조하고, 상기 유전체 그린시트 표면에 도전성 페이스트 층을 형성하는 단계; 상기 도전성 페이스트 층이 형성된 유전체 그린시트를 적층하여 유전체 그린시트 적층체를 제조하는 단계; 상기 유전체 그린시트 적층체를 소성하여 유전체층과 내부전극층을 포함하는 커패시터 바디를 제조하는 단계; 및 상기 커패시터 바디의 일면에 외부 전극을 형성하는 단계를 포함하고, 상기 제1 원소 함유 화합물은 세륨(Ce), 가돌리늄(Gd), 사마륨(Sm) 및 란타넘(La) 중에서 선택되는 하나 이상을 포함하는 제1 원소를 함유하는 화합물이고, 상기 제2 원소 함유 화합물은 어븀(Er), 이트륨(Y), 툴륨(Tm) 및 이터븀(Yb) 중에서 선택되는 하나 이상을 포함하는 제2 원소를 함유하는 화합물이고, 상기 제1 원소 함유 화합물과 상기 제2 원소 함유 화합물은 상기 제1 원소와 상기 제2 원소가 1.5:1 내지 4:1의 몰비가 되도록 혼합되는 적층 세라믹 커패시터의 제조 방법.
  20. 제19항에서, 상기 제1 원소 함유 화합물 및 상기 제2 원소 함유 화합물은 산화물, 질화물, 염 화합물, 또는 유기용매에 분산된 졸 형태의 화합물인 적층 세라믹 커패시터의 제조 방법.

Description

적층 세라믹 커패시터 및 이의 제조 방법{MULTILAYER CERAMIC CAPACITOR AND METHOD OF MANUFACTURING THE SAME} 본 개시는 적층 세라믹 커패시터 및 이의 제조 방법에 관한 것이다. 세라믹 재료를 사용하는 전자 부품으로 커패시터, 인덕터, 압전 소자, 바리스터 또는 서미스터 등이 있다. 이러한 세라믹 전자 부품 중 적층 세라믹 커패시터(multilayer ceramic capacitor, MLCC)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치에 사용될 수 있다. 예컨대, 적층 세라믹 커패시터(MLCC)는 액정 표시 장치(liquid crystal display, LCD), 플라즈마 표시 장치 패널(plasma display panel, PDP), 유기 발광 다이오드(organic light-emitting diode, OLED) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기 및 스마트폰과 같은 여러 전자 제품의 기판에 장착되어 전기를 충전시키거나 방전시키는 역할을 하는 칩 형태의 콘덴서에 사용될 수 있다. 최근 적층 세라믹 커패시터의 초소형화에 따라, 신뢰성 등 우수한 성능 구현을 위해, 유전체 모재 파우더에 첨가되는 첨가제의 종류 및 첨가량의 조절에 대한 연구가 진행 중이다. 도 1은 일 구현예에 따른 적층 세라믹 커패시터를 나타내는 사시도이다. 도 2는 도 1의 I-I' 선을 따라 자른 적층 세라믹 커패시터의 단면도이다. 도 3은 도 1의 II-II' 선을 따라 자른 적층 세라믹 커패시터의 단면도이다. 도 4는 도 1의 커패시터 바디를 분해하여 적층 구조를 도시한 분해 사시도이다. 도 5는 실시예 1에 따른 액티브 영역에 대한 EPMA(전자탐침미세분석) 이미지이다. 도 6은 실시예 3에 따른 유전체층에 대한 LA-ICP(레이저 어블레이션-유도결합플라즈마) 분석 이미지이다. 도 7은 비교예 1에 따른 유전체층에 대한 LA-ICP(레이저 어블레이션-유도결합플라즈마) 분석 이미지이다. 도 8은 실시예 2에 따른 액티브 영역에 대한 TEM-EDS(투과전자현미경-에너지분산형분광법) 분석 이미지이다. 도 9는 실시예 4에 따른 액티브 영역에 대한 TEM-EDS(투과전자현미경-에너지분산형분광법) 분석 이미지이다. 도 10은 비교예 1에 따른 액티브 영역에 대한 TEM-EDS(투과전자현미경-에너지분산형분광법) 분석 이미지이다. 도 11은 실시예 2 및 4와 비교예 1에 따른 액티브 영역에서의 이차상의 면적 측정을 보여주는 이미지이다. 도 12는 실시예 2에 따른 적층 세라믹 커패시터의 가속수명(HALT)을 평가한 그래프이다. 도 13은 실시예 4에 따른 적층 세라믹 커패시터의 가속수명(HALT)을 평가한 그래프이다. 도 14는 비교예 1에 따른 적층 세라믹 커패시터의 가속수명(HALT)을 평가한 그래프이다. 이하, 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 붙였다. 또한, 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다. 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다. 명세서 전체에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 따라서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다. 또한, 명세서 전체에서, "연결된다"라고 할 때, 이는 둘 이상의 구성요소가 직접적으로 연결되는 것만을 의미하는 것이 아니고, 둘 이상의 구성요소가 다른 구성요소를 통하여 간접적으로 연결되는 것, 물리적으로 연결되는 것뿐만 아니라 전기적으로 연결되는 것, 또는 위치나 기능에 따라 상이한 명칭들로 지칭되었으나 일체인 것을 의미할 수 있다. 또한, 명세서 전체에서, '주성분으로 포함'한다고 할 때, 이는 한 영역에 존재하는 적어도 하나의 성분 중에서, 어느 한 성분이 성분 총량에 대하여 가장 높은 함량을 가지는 것을 의미한다. 이하 일 구현예에 따른 적층 세라믹 커패시터에 대해 도 1 내지 도 4를 참고하여 설명한다. 도 1은 일 구현예에 따른 적층 세라믹 커패시터를 나타내는 사시도이고, 도 2는 도 1의 I-I' 선을 따라 자른 적층 세라믹 커패시터의 단면도이고, 도 3은 도 1의 II-II' 선을 따라 자른 적층 세라믹 커패시터의 단면도이고, 도 4는 도 1의 커패시터 바디를 분해하여 적층 구조를 도시한 분해 사시도이다. 도 1 내지 도 4에 표시된 L축, W축 및 T축은 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향(T축 방향)은 시트 형상의 구성 요소들의 넓은 면(주면)에 수직한 방향일 수 있고, 일 예로 유전체층(111)이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다. 길이 방향(L축 방향)은 시트 형상의 구성 요소들의 넓은 면(주면)에 나란하게 연장되는 방향으로 두께 방향(T축 방향)과 대략적으로 수직인 방향이 될 수 있고, 일 예로 양측에 제1 외부 전극(131) 및 제2 외부 전극(132)이 위치하는 방향일 수 있다. 폭 방향(W축 방향)은 시트 형상의 구성 요소들의 넓은 면(주면)에 나란하게 연장되는 방향으로 두께 방향(T축 방향) 및 길이 방향(L축 방향)과 대략적으로 수직인 방향일 수 있고, 시트 형상의 구성 요소들의 길이 방향(L축 방향)의 길이는 폭 방향(W축 방향)의 길이 보다 더 길 수 있다. 도 1 내지 도 4를 참고하면, 일 구현예에 따른 적층 세라믹 커패시터(100)는 커패시터 바디(110), 그리고 커패시터 바디(110)의 외측에 배치되는 외부 전극(131, 132)을 포함한다. 외부 전극(131, 132)은 커패시터 바디(110)의 길이 방향(L축 방향)으로 대향하는 양단에 배치되는 제1 외부 전극(131) 및 제2 외부 전극(132)을 포함할 수 있다. 커패시터 바디(110)는 일 예로 대략적인 육면체 형상일 수 있다. 일 구현예에 대한 설명의 편의를 위해, 커패시터 바디(110)에서 두께 방향(T축 방향)으로 서로 대향하는 양면을 제1 면 및 제2 면으로, 제1 면 및 제2 면과 연결되고 길이 방향(L축 방향)으로 서로 대향하는 양면을 제3 면 및 제4 면으로, 제1 면 및 제2 면과 연결되고 제3 면 및 제4 면과 연결되며 폭 방향(W축 방향)으로 서로 대향하는 양면을 제5 면 및 제6 면으로 정의하기로 한다. 일 예로, 하면인 제1 면이 실장 방향을 향하는 면이 될 수 있다. 또한, 제1 면 내지 제6 면은 평평할 수 있으나, 일 구현예가 이에 한정되는 것은 아니다. 예컨대 제1 면 내지 제6 면은 중앙부가 볼록한 곡면일 수도 있고, 각 면의 경계인 모서리는 라운드(round)져 있을 수 있다. 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 구현예의 도면에 도시된 것으로 한정되는 것은 아니다. 커패시터 바디(110)는 복수의 유전체층(111) 및 내부전극층(121, 122)을 포함한다. 구체적으로, 커패시터 바디(110)는 복수의 유전체층(111)과 유전체층(111)을 사이에 두고 두께 방향(T축 방향)으로 번갈아 배치되는 제1 내부전극층(121) 및 제2 내부전극층(122)을 포함한다. 이때, 커패시터 바디(110)의 서로 인접하는 각각의 유전체층(111)들 사이의 경계는 주사전자현미경(scanning electron microscope, SEM)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다. 커패시터 바디(110)는 액티브 영역과 커버 영역(112, 113)을 포함할 수 있다. 액티브 영역은 유전체층(111)과 내부전극층(121, 122)이 서로 번갈아 배치된 영역으로서, 적층 세라믹 커패시터(100)의 용량 형성에 기여하는 부분이다. 구체적으로, 액티브 영역은 두께 방향(T축 방향)을 따라 적층되는 제1 내부전극층(121) 또는 제2 내부전극층(122)이 중첩(overlap)된 영역일 수 있다. 커버 영역(112, 113)은 두께 방향 마진부로서 두께 방향(T축 방향)으로 액티브 영역의 제1 면 및 제2 면 쪽에 각각 위치할 수 있다. 이러한 커버 영