KR-20260062038-A - THROUGH-SUBSTRATE-VIA LANDING PAD HAVING A MESH STRUCTURE

Abstract

기판의 제1 측 위에 제1 상호연결 구조체가 형성된다. 제1 상호연결 구조체는 제1 유전체 구조체 내에 임베딩된 복수의 제1 상호연결층을 포함한다. 제1 상호연결층 중 하나의 제1 상호연결층이 메쉬 구조체를 갖는 랜딩 패드를 포함한다. 제1 측 반대편에 있는 기판의 제2 측 위에 제2 상호연결 구조체가 배치된다. 제2 상호연결 구조체는 제2 유전체 구조체 내에 임베딩된 복수의 제2 상호연결층을 포함한다. 제2 유전체 구조체 및 기판을 관통하여 그리고 제1 유전체 구조체를 부분적으로 관통하여 연장되는 리세스가 형성된다. 리세스는 랜딩 패드의 적어도 일 부분을 노출시킨다. 리세스를 하나 이상의 전도성 재료로 채움으로써 기판 관통 비아(TSV)가 형성된다.

Inventors

• 왕 마오-난
• 양 치흐 신
• 우 유-베이
• 시흐 양-신
• 왕 리앙-웨이
• 왕 콴-순
• 리 윤-쉥
• 창 치흐-치에

Assignees

• 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

Dates

Publication Date

20260506

Application Date

20251014

Priority Date

20250117

Claims (10)

1. 디바이스에 있어서, 기판; 상기 기판을 수직으로 관통하여 연장되는 기판 관통 비아(through-substrate-via; TSV); 및 상기 기판의 제1 측(side) 위에 배치된 상호연결 구조체 를 포함하고, 상기 상호연결 구조체는 복수의 상호연결층을 포함하고; 상기 복수의 상호연결층 중 제1 상호연결층이 상기 TSV가 위에 랜딩되는 랜딩 패드를 포함하며; 상기 랜딩 패드는 측단면도(cross-sectional side view) 및 상평면도(planar top view) 중, 적어도 하나에서 메쉬 구조체를 갖는 것인, 디바이스.
2. 제1항에 있어서, 상기 측단면도에서 또는 상기 상평면도에서, 상기 제1 상호연결층은 복수의 갭에 의해 서로 분리된 복수의 전도성 세그먼트를 포함하는 것인, 디바이스.
3. 제2항에 있어서, 상기 측단면도에서, 상기 복수의 전도성 세그먼트 중 제1 전도성 세그먼트가 상기 기판을 향하고 있는 평면을 갖고; 상기 TSV는 상기 제1 전도성 세그먼트의 평면의 모두가 아닌 일 부분 상에 랜딩되는 것인, 디바이스.
4. 제1항에 있어서, 상기 상평면도에서, 상기 랜딩 패드의 둘레(perimeter)가 직사각형 링을 포함하는 것인, 디바이스.
5. 제1항에 있어서, 상기 복수의 상호연결층은 상기 제1 상호연결층보다 상기 기판으로부터 더 멀리 위치된 제2 상호연결층을 더 포함하고; 상기 제2 상호연결층은 상기 측단면도에서 또는 상기 상평면도에서 상기 메쉬 구조체를 갖는 전도성 패드를 포함하며; 상기 제1 상호연결층의 랜딩 패드와 상기 제2 상호연결층의 전도성 패드는 복수의 전도성 비아에 의해 함께 상호연결되는 것인, 디바이스.
6. 제1항에 있어서, 상기 상호연결 구조체는 제1 상호연결 구조체이고; 상기 디바이스는 상기 제1 측 반대편에 있는 상기 기판의 제2 측 위에 배치된 제2 상호연결 구조체를 더 포함하며; 상기 TSV는 상기 제2 상호연결 구조체를 적어도 부분적으로 관통하여 연장되고, 상기 제2 상호연결 구조체에 전기적으로 커플링되는 것인, 디바이스.
7. 제6항에 있어서, 상기 제2 상호연결 구조체는 추가적인 복수의 상호연결층을 포함하고; 상기 TSV는 상기 추가적인 복수의 상호연결층 중 제2 상호연결층에 물리적으로 커플링되는 것인, 디바이스.
8. 제7항에 있어서, 상기 제1 상호연결층의 랜딩 패드는 제1 랜딩 패드이고; 상기 제2 상호연결층은 추가적인 메쉬 구조체를 갖는 제2 랜딩 패드를 포함하며; 상기 TSV는 상기 제2 랜딩 패드에 물리적으로 커플링되는 것인, 디바이스.
9. 구조체에 있어서, 기판; 상기 기판의 제1 측 위에 배치된 제1 상호연결 구조체; 상기 제1 측 반대편에 있는 상기 기판의 제2 측 위에 배치된 제2 상호연결 구조체; 및 상기 기판을 수직으로 관통하여 그리고 상기 제1 상호연결 구조체 및 상기 제2 상호연결 구조체를 적어도 부분적으로 관통하여 연장되는 기판 관통 비아(TSV) 를 포함하고, 상기 제1 상호연결 구조체 및 상기 제2 상호연결 구조체 중, 적어도 하나는 상기 TSV까지 물리적으로 연장되는 랜딩 패드를 포함하며; 상기 랜딩 패드는 상평면도에서 그리고 측단면도에서 서로 이격된 복수의 전도성 세그먼트를 포함하는 것인, 구조체.
10. 방법에 있어서, 기판의 제1 측 위에 제1 상호연결 구조체를 형성하는 단계 - 상기 제1 상호연결 구조체는 제1 유전체 구조체 내에 임베딩된 복수의 제1 상호연결층을 포함하고, 상기 제1 상호연결층 중 하나의 제1 상호연결층이 메쉬 구조체를 갖는 랜딩 패드를 포함함 - ; 상기 제1 측 반대편에 있는 상기 기판의 제2 측 위에 제2 상호연결 구조체를 형성하는 단계 - 상기 제2 상호연결 구조체는 제2 유전체 구조체 내에 임베딩된 복수의 제2 상호연결층을 포함함 - ; 상기 제2 유전체 구조체 및 상기 기판을 관통하여 그리고 상기 제1 유전체 구조체를 부분적으로 관통하여 연장되는 리세스를 형성하는 단계 - 상기 리세스는 상기 랜딩 패드의 적어도 일 부분을 노출시킴 - ; 및 상기 리세스를 하나 이상의 전도성 재료로 채움으로써 기판 관통 비아(TSV)를 형성하는 단계 를 포함하는, 방법.

Description

메쉬 구조체를 갖는 기판 관통 비아 랜딩 패드{THROUGH-SUBSTRATE-VIA LANDING PAD HAVING A MESH STRUCTURE} 우선권 데이터 본 출원은 "MESH STRUCTURE FOR THROUGH-SUBSTRATE-VIA LANDING"으로 명칭된, 2024년 10월 28일에 출원된 미국 특허 가출원 번호 63/712,733의 실용 미국 특허 출원이며, 이 출원의 개시는 그 전체가 참조로서 본원에 포함된다. 반도체 집적 회로(integrated circuit; IC) 산업은 기하급수적인 성장을 경험해 왔다. IC 재료 및 설계에서의 기술적 진보는 각 세대가 이전 세대보다 더 작고 더 복잡한 회로를 갖는 IC 세대를 양산해 왔다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적당 상호연결된 디바이스의 수)는 일반적으로 증가되어 온 반면에, 기하학적 사이즈[즉, 제조 프로세스를 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인)]는 감소되어 왔다. 이 스케일링 다운 프로세스는 일반적으로 양산 효율을 증가시키고 연관 비용을 낮춤으로써 이익을 제공한다. 그러나, 반도체 제조가 더 진보된 기술 노드로 진행함에 따라, 추가적인 제조 도전과제가 발생할 수 있다. 예를 들어, 기판 관통 비아(through-substrate-via; TSV)에 대한 랜딩 패드(landing pad)의 현재 구현은 과도한 웨이퍼 휨(wafer warpage) 및/또는 응력(stress)으로 이끌 수 있고, 이는 결국 성능 저하 또는 심지어 고장을 야기할 수 있다. 따라서, 더 나은 TSV 랜딩 패드가 필요된다. 본 개시의 양태들은 첨부 도면들과 함께 읽혀질 때 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처가 스케일대로 도시되지 않은 점이 강조된다. 실제로, 다양한 피처의 치수(dimension)들이 논의의 명확성을 위해 임의적으로 증가되거나 감소될 수 있다. 본 발명이 다른 실시예에 동등하게 잘 적용될 수 있기 때문에, 첨부된 도면들이 본 발명의 일반적인 실시예들만을 예시하고 따라서 범위를 제한하는 것으로 간주되는 것은 아니라는 점이 또한 강조된다. 도 1a는 반도체 디바이스의 개략적인 사시도이다. 도 1b는 반도체 디바이스의 개략적인 상면도이다. 도 1c는 반도체 디바이스의 개략적인 측단면도(cross-sectional side view)이다. 도 2 내지 도 12는 본 개시의 실시예들에 따른 IC 디바이스의 일 부분의 다양한 측단면도를 예시한다. 도 13a 및 도 14a는 본 개시의 실시예들에 따른 IC 디바이스의 일 부분의 다양한 상평면도(planar top view)를 예시한다. 도 13b 및 도 14b는 본 개시의 실시예들에 따른 IC 디바이스의 일 부분의 다양한 측단면도를 예시한다. 도 15a 내지 도 15f는 본 개시의 실시예들에 따른 IC 디바이스의 일 부분의 다양한 상평면도를 예시한다. 도 16은 본 개시의 실시예에 따른 IC 디바이스의 일 부분의 오리지널 IC 설계 레이아웃 및 수정된 IC 설계 레이아웃을 예시한다. 도 17은 본 개시의 실시예에 따른 IC 디바이스를 제조하는 방법의 흐름도를 예시한다. 도 18은 본 개시의 다양한 양태에 따른 집적 회로 제조 시스템을 예시한다. 이어지는 개시는 본 개시의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 배열의 특정 예시가 아래에서 설명된다. 물론, 이는 단지 예시에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제2 피처 위의 또는 상의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있도록 추가 피처가 제1 피처와 제2 피처 사이에 형성될 수 있는 실시예를 또한 포함할 수 있다. 또한, 본 개시는 다양한 예시에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 간략화 및 명확화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 좌우하는 것은 아니다. 또한, 본 개시는 다양한 예시에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 간략화 및 명확화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 좌우하는 것은 아니다. 또한, 이어지는 본 개시에서 다른 피처 상의, 다른 피처에 연결되는, 그리고/또는 다른 피처에 커플링되는 피처의 형성은, 피처들이 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 피처들이 직접 접촉하지 않을 수 있도록 추가 피처가 피처들에 개재되어 형성될 수 있는 실시예를 또한 포함할 수 있다. 또한, 공간 상대적 용어들, 예를 들어 "하부", "상부", "수평", "수직", "상방", "위", "아래", "하방", "상향", "하향", "최상부", "바닥부" 등 뿐만 아니라 그 파생어들(예를 들어, "수평으로", "하향으로", "상향으로" 등)은 본 개시에서 한 피처의 다른 피처에 대한 관계의 용이성을 위해 사용된다. 공간 상대적 용어들은 피처들을 포함하는 디바이스의 상이한 배향들을 커버하도록 의도된다. 또한 계속해서, 숫자 또는 숫자들의 범위가 "약", "대략" 등으로 기술될 때, 이 용어는 기술된 숫자의 +/- 10% 또는 당업자에 의해 이해되는 다른 값과 같이, 기술된 숫자를 포함하는 합당한 범위 내에 있는 숫자들을 망라하도록 의도된다. 예를 들어, 용어 "약 5 nm"는 4.5 nm 내지 5.5 nm의 치수 범위를 망라한다. 본 개시는 일반적으로 기판 관통 비아(TSV)에 대한 랜딩 패드의 개선된 설계에, 더 구체적으로, 응력 및/또는 웨이퍼 휨을 감소시키는 것을 돕는 메쉬 구조체를 갖는 TSV 랜딩 패드에 관한 것이다. 더 상세하게, 집적 회로(IC) 패키징에서 전기적 연결을 제공하기 위해 TSV가 사용된다. TSV에 대한 랜딩 공간을 제공하도록 전도성 랜딩 패드가 구현되고, 전도성 랜딩 패드는 TSV에 대한 전기적 연결 뿐만 아니라 기계적 지지를 제공할 수 있다. 편의의 이유로, 현재의 TSV 랜딩 패드는 일반적으로 금속의 솔리드 블록으로서 구현된다. 불행히도, TSV 랜딩 패드에 대한 그러한 솔리드 블록 설계는 최적보다 큰 금속 패턴 밀도를 가질 수 있으며, 이는 웨이퍼 휨 및/또는 과도한 응력으로 이끌 수 있다. 또한, 솔리드 블록 설계를 갖는 TSV 랜딩 패드는 과도한 열 팽창 및/또는 수축을 가질 수 있으며, 이는 웨이퍼 휨 및/또는 응력을 더 악화시킬 수 있다. 위에서 논의된 문제를 해결하기 위해, 본 개시는 TSV 랜딩 패드를 메쉬 구조체로서 구현한다. 예를 들어, TSV 랜딩 패드를 솔리드 금속 블록으로서 구현하는기 보다, 본 개시는 일부 실시예에서 특정 측단면도 및/또는 상평면도에서 서로 분리된 복수의 금속 스트립 세그먼트로서 TSV를 구현할 수 있다. 본원의 TSV 랜딩 패드의 메쉬 구조체가 상평면도에서 다양한 기하학적 설계 및/또는 형상을 또한 수반할 수 있어서, TSV 랜딩 패드에 대응하는 금속 패턴 밀도가 100%(TSV 랜딩 패드에 대한 솔리드 블록 설계의 경우였을 것임)가 아니라, 100%보다 작은 미리 정의된 범위(예를 들어, 20% 내지 80%) 내에 있다. TSV 랜딩 패드에 대한 그러한 메쉬 구조체 설계는 열 팽창 및/또는 수축에 대한 감소된 응력 및/또는 더 나은 허용오차(tolerance)를 가능하게 할 수 있으며, 이는 이어서 감소된 웨이퍼 휨 및/또는 응력으로 이끌 수 있다. 결과적으로, IC 디바이스 성능 및/또는 수율(yield)이 개선될 수 있다. 본 개시의 다양한 양태가 이제 도 1 내지 도 18을 참조하여 더 상세히 논의된다. 더 상세하게, 도 1a 내지 도 1c는 IC 디바이스에 구현될 수 있는 예시적인 트랜지스터 디바이스의 기본 구조를 설명할 것이다. 도 2 내지 도 12는 본 개시의 실시예들에 따른 상이한 제조 스테이지들에서의 IC 디바이스의 일 부분의 다양한 측단면도를 예시한다. 도 13a 및 도 14a는 TSV 랜딩 패드의 다양한 상평면도를 예시하고, 도 13b 및 도 14b는 본 개시의 실시예들에 따른 TSV 랜딩 패드의 다양한 측단면도를 예시한다. 도 15a 내지 도 15f는 본 개시의 다양한 실시예에 따른 TSV 랜딩 패드의 메쉬 구조체의 IC 설계 레이아웃들을 예시한다. 도 16은 본 개시의 실시예에 따른, TSV 랜딩 패드에 대응하는 수정된 IC 설계 레이아웃을 생성하기 위해 오리지널 IC 설계 레이아웃을 수정하는 프로세스를 예시한다. 도 17은 본 개시의 실시예에 따른 IC 디바이스를 제조하는 방법의 흐름도를 예시한다. 도 18은 본 개시의 다양한 양태에 따른 집적 회로 제조 시스템을 예시한다. 이제 도 1a 및 도 1b를 참조하면, 집적 회로(IC) 디바이스(90)의 일 부분의 3차원 사시도 및 상면도가 각각 예시된다. IC 디바이스(90)는, 정적 랜덤 액세스 메모리(static random access memory; SRAM) 및/또는 다른 논리 회로, 저항기, 커패시터 및 인덕터와 같은 수동 컴포넌트, 및 p형 FET(p-type FET; PFET), n형 FET(n-type FET; NFET), FinFET, 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET), 상보형 금속 산화물 반도체(complementary metal-oxide semiconductor; CMOS) 트랜지스터, 바이폴라 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 및/또는 다른 메모리 셀과 같은 능동 컴포넌트를 포함할 수 있는 IC, 또는 IC의 일 부분의 프로세싱 동안 제조되는 중간 디바이스일 수 있다. 도 1a 및 도 1b에 도시된 예시에서, IC 디바이스(90)는 3차원 핀 형상 FET(FinFET) 디바이스이다. 이와 관련하여, FinFET 디바이스는, 종래의 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 디바이스(예를 들어, "평면"