KR-20260062044-A - MEMORY DEVICE WITH LOW WIRE RESISTANCE AND METHOD OF MANUFACTURING THE SAME

Abstract

메모리 디바이스는 복수의 메모리 셀들, 워드 라인, 복수의 비트 라인들, 및 복수의 소스 라인들을 포함한다. 각각의 메모리 셀은 일회성 프로그래밍 가능(OTP) 소자 및 복수의 선택 트랜지스터들을 포함한다. 워드 라인은 메모리 셀의 선택 트랜지스터들의 게이트 단자들에 연결된다. 비트 라인들은 메모리 셀의 OTP 소자의 제1 OTP 소자 단자와 제1 노드 사이에 병렬로 연결된다. 소스 라인들은 병렬로 연결되고, 메모리 셀의 선택 트랜지스터들의 제2 소스/드레인 단자들을 제2 노드에 연결한다. 메모리 디바이스를 제조하기 위한 방법이 또한 개시된다.

Inventors

• 후지노 요리노부
• 아오야기 유미토
• 후앙 셩-포
• 린 쿠-펭
• 시 이-춘

Assignees

• 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

Dates

Publication Date

20260506

Application Date

20251020

Priority Date

20250214

Claims (10)

1. 메모리 디바이스에 있어서, 복수의 메모리 셀들; 상기 복수의 메모리 셀들 중 메모리 셀의 선택 트랜지스터들의 게이트 단자들에 연결된 워드 라인; 상기 메모리 셀의 OTP 소자의 제1 OTP 소자 단자와 제1 노드 사이에 병렬로 연결된 복수의 비트 라인들; 및 상기 메모리 셀의 선택 트랜지스터들의 제2 소스/드레인 단자들을 제2 노드에 연결하고, 병렬로 연결된 복수의 소스 라인들 을 포함하고, 상기 복수의 메모리 셀들 각각은, 일회성 프로그래밍 가능(one-time programmable; OTP) 소자 및 복수의 선택 트랜지스터들을 포함하는 것인, 메모리 디바이스.
2. 청구항 1에 있어서, 상기 비트 라인들의 병렬 연결은 총 와이어 저항을 감소시켜 상기 OTP 소자의 프로그래밍을 용이하게 하는 것인, 메모리 디바이스.
3. 청구항 1에 있어서, 상기 비트 라인들은 제1 방향을 따라 배열되고, 상기 비트 라인들은 각각 상기 제1 방향을 가로지르는 제2 방향으로 연장되고; 상기 워드 라인은 상기 제1 방향으로 연장되고, 상기 메모리 디바이스는, 상기 워드 라인에 평행한 상호연결 라인; 및 2개 이상의 비트 라인들을 상기 상호연결 라인에 연결하는 복수의 비아들 을 더 포함하는, 메모리 디바이스.
4. 청구항 1에 있어서, 상기 OTP 소자는 안티 퓨즈를 포함하되, 상기 안티 퓨즈는 초기에 비전도성 상태에 있고, 프로그래밍 전압이 상기 비트 라인들 및 상기 소스 라인들을 통해 상기 메모리 셀에 걸쳐 인가될 때 영구적으로 전도성이 되도록 구성되고, 상기 안티 퓨즈는 프로그래밍 전압이 상기 비트 라인들 및 상기 소스 라인들을 통해 상기 메모리 셀에 걸쳐 인가될 때 파괴(break down)되어 전도성 경로를 형성하도록 구성된 재료로 형성되는 것인, 메모리 디바이스.
5. 청구항 1에 있어서, 상기 선택 트랜지스터들은 하이 또는 로우 선택 신호가 상기 워드 라인에 인가될 때 프로그래밍 및 판독 동작들 동안 상기 메모리 셀에 대한 액세스를 제공하도록 구성되는 것인, 메모리 디바이스.
6. 청구항 1에 있어서, 상기 비트 라인들에 연결되고, 판독 동작 동안 상기 OTP 소자의 상태를 검출하도록 구성된 감지 증폭기 를 더 포함하는, 메모리 디바이스.
7. 청구항 1에 있어서, 상기 복수의 메모리 셀들은 제1 메모리 셀 및 제2 메모리 셀을 포함하고, 상기 메모리 디바이스는, 상기 제1 메모리 셀 및 상기 제2 메모리 셀의 선택 트랜지스터들의 게이트 단자들에 연결된 제2 워드 라인; 병렬로 연결된 복수의 제2 비트 라인들 - 상기 제1 메모리 셀의 OTP 소자 및 상기 제2 메모리 셀의 OTP 소자는 상기 제1 메모리 셀 및 상기 제2 메모리 셀의 선택 트랜지스터들의 제1 소스/드레인 단자들과 상기 제2 비트 라인들 사이에 연결됨 -; 및 상기 제1 메모리 셀 및 상기 제2 메모리 셀의 선택 트랜지스터들의 제2 소스/드레인 단자들을 접지 노드에 결합하고, 병렬로 연결된 복수의 제2 소스 라인들 을 더 포함하는, 메모리 디바이스.
8. 메모리 셀에 있어서, 비트 라인들 중 하나 이상의 비트 라인에 연결된 제1 OTP 소자 단자를 갖는 일회성 프로그래밍 가능(OTP) 소자; 및 복수의 선택 트랜지스터들 을 포함하고, 상기 복수의 선택 트랜지스터들 각각은, 워드 라인에 연결된 게이트 단자, 상기 OTP 소자의 제2 OTP 소자 단자에 연결된 제1 소스/드레인 단자, 및 하나 이상의 소스 라인에 연결된 제2 소스/드레인 단자를 갖고, 상기 비트 라인들 또는 소스 라인들은 병렬로 연결된 것인, 메모리 셀.
9. 청구항 8에 있어서, 하나 이상의 더미 OTP 소자 를 더 포함하고, 상기 하나 이상의 더미 OTP 소자 각각은, 상기 하나 이상의 비트 라인에 연결된 제1 OTP 소자 단자, 및 제2 부동 OTP 소자 단자를 갖는 것인, 메모리 셀.
10. 메모리 디바이스를 제조하는 방법에 있어서, 기판 위에 메모리 셀을 제조하는 단계 - 상기 메모리 셀은, 일회성 프로그래밍 가능(OTP) 소자; 및 하나 이상의 선택 트랜지스터를 포함함 -; 및 서로 위아래에 적층된 복수의 금속층들을 형성하기 위해 전도성 재료를 퇴적하는 단계 를 포함하고, 상기 복수의 금속층들은, 상기 선택 트랜지스터들을 제1 노드에 연결하는 적어도 하나의 소스 라인을 포함하는 제1 금속층; 상기 선택 트랜지스터들의 게이트 단자들에 연결된 워드 라인을 포함하는 제2 금속층; 및 제2 노드와 상기 OTP 소자 사이에 병렬로 연결된 복수의 비트 라인들을 포함하는 제3 금속층을 포함하는 것인, 메모리 디바이스를 제조하는 방법.

Description

와이어 저항이 낮은 메모리 디바이스 및 그 제조 방법{MEMORY DEVICE WITH LOW WIRE RESISTANCE AND METHOD OF MANUFACTURING THE SAME} 본 출원은 2024년 10월 28일 출원된 미국 가출원 번호 제 63/712,715호의 이익을 주장하며, 이 출원의 내용은 그 전체가 참조에 의해 여기에 포함된다. 메모리 디바이스들은 데이터를 저장하고 검색하는 것을 담당한다. 이들은 다양한 형태로 제공되고, 프로그래밍 가능하거나 또는 프로그래밍 불가능(non-programmable)할 수 있다. RAM(random access memory) 디바이스와 같은 프로그래밍 가능 메모리 디바이스는 데이터가 여러 번 기록되고 재기록될 수 있게 하여, 이들이 빈번한 업데이트를 필요로 하는 애플리케이션에 적합하게 만든다. 한편, 일회성 프로그래밍 가능(one-time programmable; OTP) 메모리 디바이스와 같은 프로그래밍 불가능 메모리 디바이스는 한 번만 기록될 수 있다. 이러한 디바이스는, 데이터가 안전하게 유지될 필요가 있고 변조될 수 없는 다양한 애플리케이션에서 사용될 수 있다. 메모리 디바이스의 프로그래밍 가능성에 관계없이, 메모리 디바이스는 메모리 디바이스에 저장된 데이터의 판독을 용이하게 하여, 전자 시스템이 필요에 따라 정보에 액세스하고 이를 활용하는 것을 가능하게 한다. 본 개시의 양태는 첨부 도면과 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 도 1은 본 개시의 다양한 실시예에 따른 예시적인 메모리 디바이스를 예시하는 개략적인 회로도이다. 도 2a는 본 개시의 다양한 실시예에 따른 예시적인 메모리 셀을 예시하는 개략적인 회로도이다. 도 2b는 본 개시의 다양한 실시예에 따른 워드 라인 신호, 비트 라인 신호, 및 소스 라인 신호 간의 예시적인 관계를 예시하는 개략적인 타이밍도이다. 도 3은 본 개시의 다양한 실시예에 따른 다른 예시적인 메모리 셀을 예시하는 개략적인 회로도이다. 도 4는 본 개시의 다양한 실시예에 따른 예시적인 메모리 셀의 전도성 라인들을 예시하는 개략적인 레이아웃 다이어그램이다. 도 5는 본 개시의 다양한 실시예에 따른 예시적인 전도성 라인들을 예시하는 개략적인 레이아웃 다이어그램이다. 도 6a는 본 개시의 다양한 실시예에 따른 예시적인 메모리 디바이스를 예시하는 개략적인 회로도이다. 도 6b는 본 개시의 다양한 실시예에 따른 워드 라인 신호, 비트 라인 신호, 및 소스 라인 신호 간의 예시적인 관계를 예시하는 개략적인 타이밍도이다. 도 7은 본 개시의 다양한 실시예에 따른 예시적인 전도성 라인들을 예시하는 개략적인 레이아웃 다이어그램이다. 도 8은 본 개시의 다양한 실시예에 따른 예시적인 전도성 라인들을 예시하는 개략적인 레이아웃 다이어그램이다. 도 9는 본 개시의 다양한 실시예에 따른 예시적인 전도성 라인들을 예시하는 개략적인 레이아웃 다이어그램이다. 도 10은 본 개시의 다양한 실시예에 따른 예시적인 전도성 라인들을 예시하는 개략적인 레이아웃 다이어그램이다. 도 11은 본 개시의 다양한 실시예에 따른 예시적인 전도성 라인들을 예시하는 개략적인 레이아웃 다이어그램이다. 도 12는 본 개시의 다양한 실시예에 따른 다른 예시적인 메모리 셀의 전도성 라인들을 예시하는 개략적인 레이아웃 다이어그램이다. 도 13은 본 개시의 다양한 실시예에 따른 예시적인 메모리 디바이스를 예시하는 개략적인 회로도이다. 도 14는 본 개시의 다양한 실시예에 따른 예시적인 메모리 디바이스를 예시하는 개략적인 회로도이다. 도 15는 본 개시의 다양한 실시예에 따른 예시적인 메모리 디바이스를 예시하는 개략적인 회로도이다. 도 16은 본 개시의 다양한 실시예에 따른 예시적인 메모리 디바이스를 예시하는 개략적인 회로도이다. 도 17은 본 개시의 다양한 실시예에 따른 예시적인 메모리 디바이스를 예시하는 개략적인 회로도이다. 도 18은 본 개시의 다양한 실시예에 따른 예시적인 메모리 디바이스를 예시하는 개략적인 회로도이다. 도 19는 본 개시의 다양한 실시예에 따른 예시적인 메모리 디바이스를 예시하는 개략적인 회로도이다. 도 20은 본 개시의 다양한 실시예에 따라 메모리 디바이스를 제조하는 예시적인 방법의 흐름도이다. 도 21은 본 개시의 다양한 실시예에 따른 다른 예시적인 메모리 디바이스를 예시하는 개략적인 단면도이다. 이하의 개시는 제공된 주제의 상이한 특징을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 배열의 특정 예가 본 개시를 단순화하기 위해 아래에서 설명된다. 물론 이들은 단지 예일 뿐이며 제한하는 것으로 의도된 것은 아니다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 상에 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시예를 포함할 수 있고 또한, 제1 및 제2 피처가 직접 접촉하지 않을 수 있도록 추가 피처가 제1 피처와 제2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순성과 명료성을 위한 목적이며, 그 자체가 논의된 다양한 실시예 및/또는 구성 사이의 관계를 지시하지는 않는다. 또한, "밑", "아래", "하부", "위", "상", "상단", "하단" 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같은 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하기 위한 설명의 편의를 위해 본원에서 사용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 구조물의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있고 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다. 메모리 디바이스는, 예컨대 행과 열의 어레이로 배열된 복수의 메모리 셀들을 포함하고, 데이터 저장 및 검색을 용이하게 한다. 메모리 디바이스는 프로그래밍 가능하거나 또는 프로그래밍 불가능할 수 있다. RAM(random access memory) 디바이스와 같은 프로그래밍 가능 메모리 디바이스는 데이터가 여러 번 기록되고 재기록될 수 있게 하여, 이들이 예컨대 RAM(random access memory) 디바이스 내의 빈번한 업데이트를 필요로 하는 애플리케이션에 적합하게 만든다. OTP(one-time programmable) 메모리 디바이스와 같은 프로그래밍 불가능 메모리 디바이스는 한 번만 기록될 수 있으며, 데이터가 변경으로부터 영구적이고 안전하게 유지되는 것을 보장한다. 이들은 데이터가 안전하게 유지될 필요가 있고 변조될 수 없는 다양한 애플리케이션에서 유용하다. 그러나, OTP 메모리 디바이스는 때때로 프로그래밍에 실패할 수 있다. 예를 들어, 프로그래밍 동작 동안, 프로그래밍 전압은 비트 라인을 통해 OTP 메모리 디바이스의 메모리 셀에 걸쳐 인가된다. 비트 라인은 메모리 셀을 프로그래밍하는 데 필요한 전류 흐름을 제한하여 프로그래밍 실패를 초래하는, 예상보다 높은 와이어 저항을 가질 수 있다(예컨대, 제조 이상을 통해). 본원에서 설명되는 특정 예에서, 시스템 및 방법은 2개 이상의 비트 라인들에 연결된 메모리 셀을 포함하는 메모리 디바이스를 포함한다. 총 와이어 저항을 감소시키기 위해, 비트 라인들은 병렬로 연결된다. 이러한 병렬 배열은 메모리 셀을 성공적으로 프로그래밍할 가능성을 증가시킨다. 도 1은 본 개시의 다양한 실시예에 따른 예시적인 메모리 디바이스를 예시하는 개략적인 회로도이다. 예시적인 메모리 디바이스(100), 예컨대 OTP 메모리 디바이스는 복수의 메모리 셀들(110), 복수의 워드 라인들(WL0 내지 WLn), 및 복수의 비트 라인들(BL0 내지 BLn)을 포함한다. OTP 메모리 디바이스는 한 번 기록되면 변경될 수 없는 데이터의 비트들을 영구적으로 저장하는 메모리 디바이스의 유형이다. 예를 들어, 각각의 메모리 셀(110)은 OTP 소자를 포함한다. 이 예시적인 실시예에서, OTP 소자는, 초기에 비전도성이고 논리 '0'(또는 '1')을 나타내는 안티 퓨즈(anti-fuse)(예컨대, 도 2a에서의 안티 퓨즈(210))를 포함한다. 프로그래밍될 때, 안티 퓨즈는 예컨대, 프로그래밍된 비트, 예를 들어 논리 '1'(또는 '0')을 나타내는 고전압 또는 전류를 인가함으로써 전도성이 된다. 메모리 셀들(110)은 행과 열의 어레이로 배열될 수 있다. 각각의 행 내의 메모리 셀들(110)은 각자의 워드 라인(WL0 내지 WLn)에 연결된다. 유사하게, 각각의 열 내의 메모리 셀들(110)은 각자의 비트 라인(BL0 내지 BLn)에 연결된다. 예를 들어, 각각의 비트 라인(BL0 내지 BLn)은 각각의 열 내의 메모리 셀들(110)과 전압 노드(예컨대, 도 3에서의 VDD 노드) 사이에 연결된다. 이 예시적인 실시예에서, 메모리 디바이스(100)는 복수의 소스 라인들(SL0 내지 SLn)을 더 포함하고, 이들 각각은 열 내의 메모리 셀들(110)을 접지(또는 VSS) 노드에 연결한다. 메모리 셀(110)은 논리 '0' 또는 '1' 중 어느 하나인 비트를 저장하고, 기록 또는 프로그래밍될 때 영구적이고 비가역적인 변화를 겪는다. 예를 들어, 이러한 변화는, 대응하는 비트 라인(BL0 내지 BLn)에 고전압, 즉 프로그래밍 전압이 인가될 때 발생하여, 메모리 셀(110)이 재프로그래밍될 수 없음을 보장한다(즉, 메모리 셀(110)에 저장된 비트가 덮어쓰기될 수 없음). 워드 라인(WL0 내지 WLn)은 판독 및 기록 동작들 동안 워드 라인(110)을 어써팅함으로써, 대응하는 메모리 셀(110)에 대한 액세스를 가능하게 한다. 특정 실시예에서, 각각의 열 내의 메모리 셀들(110)은 2개 이상의 비트 라인들, 예컨대, 병렬로 연결된 2개 이상의 비트 라인들(BL[0])과, 2개 이상의 소스 라인들, 예컨대, 병렬로 연결된 2개 이상의 소스 라인들(SL[0]) 사이에 연결된다. 이러한 병렬 구성은 비트 라인들(BL[0])의 총 와이어 저항 뿐만 아니라 소스 라인들(SL[0])의 총 와이어 저항을 감소시켜서, 전류 흐름에 반