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KR-20260062056-A - SURFACE PROFILE CONTROL OF EPITAXIAL REGIONS IN SEMICONDUCTOR DEVICES

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Abstract

반도체 구조물 및 구조물을 제조하는 방법이 개시된다. 방법은, 기판 상의 베이스 구조물 상에 나노구조화층 및 희생 나노구조화층을 갖는 초격자 구조물을 형성하는 것, 초격자 구조물 상에 폴리실리콘 구조물을 형성하는 것, 및 초격자 구조물 내의 S/D 영역을 형성하는 것을 포함한다. S/D 영역의 S/D 부분은 나노구조화층 위에서 연장된다. 방법은, S/D 부분의 두께를 개조하는 것, 개조된 S/D 부분 상에 유전체층을 퇴적시키는 것, 및 폴리실리콘 구조물 및 희생 나노구조화층을 게이트 구조물로 대체하는 것을 더 포함한다.

Inventors

  • 후앙 이-한
  • 수 추-유안
  • 유 지아-추안
  • 창 치아-하오
  • 치앙 쿠오-쳉

Assignees

  • 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

Dates

Publication Date
20260506
Application Date
20251024
Priority Date
20250425

Claims (10)

  1. 방법에 있어서, 기판 상의 베이스 구조물 상에 나노구조화층 및 희생 나노구조화층을 갖는 초격자 구조물을 형성하는 단계; 상기 초격자 구조물 상에 폴리실리콘 구조물을 형성하는 단계; 상기 초격자 구조물 내에 소스/드레인 영역을 형성하는 단계 - 상기 소스/드레인 영역의 소스/드레인 부분은, 상기 나노구조화층 위에서 연장됨 - ; 상기 소스/드레인 부분의 두께를 조정하는 단계; 상기 조정된 소스/드레인 부분 상에 유전체층을 퇴적시키는 단계; 및 상기 폴리실리콘 구조물 및 상기 희생 나노구조화층을 게이트 구조물로 대체하는 단계 를 포함하는, 방법.
  2. 제1항에 있어서, 상기 소스/드레인 부분의 두께를 조정하는 단계는, 상기 소스/드레인 부분에 대한 에칭 공정을 수행하는 것을 포함하는 것인, 방법.
  3. 제1항에 있어서, 상기 소스/드레인 부분의 두께를 조정하는 단계 이전에 상기 소스/드레인 영역 상에 에칭 정지층을 퇴적시키는 단계를 더 포함하는, 방법.
  4. 제1항에 있어서, 상기 유전체층을 퇴적시키는 단계는, 상기 조정된 소스/드레인 부분 상에 실리콘 질화물층을 퇴적시키는 것을 포함하는 것인, 방법.
  5. 제1항에 있어서, 상기 소스/드레인 부분의 두께를 조정하는 단계는, 상기 소스/드레인 부분의 상면의 단면 프로파일을 조정하는 것을 포함하는 것인, 방법.
  6. 제1항에 있어서, 상기 소스/드레인 영역에 대해 제1 에칭 공정을 수행하여, 상기 소스/드레인 영역 내에 컨택 개구부를 형성하는 단계; 및 상기 소스/드레인 영역에 대해 제2 에칭 공정을 수행하여, 상기 소스/드레인 영역 내의 상기 컨택 개구부의 깊이를 증가시키는 단계 를 더 포함하는, 방법.
  7. 방법에 있어서, 기판 상의 베이스 구조물 상에 나노구조화층 및 희생 나노구조화층의 스택을 형성하는 단계; 상기 나노구조화층 및 상기 희생 나노구조화층의 스택을 둘러싸는 폴리실리콘 구조물을 형성하는 단계; 상기 나노구조화층에 인접한 소스/드레인 영역을 에피택셜하게 성장시키는 단계; 상기 나노구조화층 위에서 연장되는 상기 소스/드레인 영역의 소스/드레인 부분의 단면 프로파일을 조정하는 단계; 및 상기 폴리실리콘 구조물 및 상기 희생 나노구조화층을 게이트 구조물로 대체하는 단계 를 포함하는 것인, 방법.
  8. 반도체 디바이스에 있어서, 기판; 상기 기판 상에 배치된 나노구조화 채널 영역; 상기 나노구조화 채널 영역에 인접하게 배치된 소스/드레인 영역 - 상기 소스/드레인 영역의 소스/드레인 부분은 상기 나노구조화 채널 영역 위에서 연장되고, 상기 소스/드레인 부분의 상면은 W자 형상 또는 오목한 형상의 단면 프로파일을 포함함 - ; 상기 소스/드레인 영역의 측벽 상에 배치된 제1 유전체층; 및 상기 소스/드레인 부분의 상면 및 상기 제1 유전체층 상에 배치된 제2 유전체층 을 포함하고, 상기 제1 유전체층 및 상기 제2 유전체층의 재료는 서로 상이한 것인, 반도체 디바이스.
  9. 제8항에 있어서, 상기 소스/드레인 영역에 배치된 실리사이드층을 더 포함하고, 상기 실리사이드층은, 제1 단면 평면을 따른 W자 형상 단면 프로파일; 및 제2 단면 평면을 따른 U자 형상 단면 프로파일 을 포함하는 것인, 반도체 디바이스.
  10. 제8항에 있어서, 상기 소스/드레인 영역 내에 배치된 제1 컨택 부분, 및 상기 소스/드레인 영역 상에 배치된 제2 컨택 부분을 포함하는 컨택 구조물; 및 상기 제2 컨택 부분을 둘러싸는 제3 유전체층 을 더 포함하는, 반도체 디바이스.

Description

반도체 디바이스 내의 에피택셜 영역의 표면 프로파일 제어{SURFACE PROFILE CONTROL OF EPITAXIAL REGIONS IN SEMICONDUCTOR DEVICES} 관련 발명에 대한 상호 참조 본 출원은 2024년 10월 28일에 "Epitaxial Structures in Semiconductor Devices"의 명칭으로 출원된 미국 가출원번호 제63/712,667호에 대한 우선권을 주장하며, 이는 본 명세서에 그 전체가 참조로서 포함된다. 반도체 기술의 발전과 함께, 더 많은 저장 용량, 더 빠른 처리 시스템, 더 높은 성능, 및 더 낮은 비용에 대한 요구가 증가하고 있다. 이러한 요구를 충족시키기 위하여, 반도체 업계는 평면형 MOSFET, 핀 전계 효과 트랜지스터(finFET), 및 게이트 올 어라운드 FET(gate-all-around field effect transistor; GAA FET)를 포함하는, 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET)와 같은 반도체 디바이스의 치수를 계속해서 축소시키고 있다. 이러한 축소는, 반도체 제조 공정의 복잡도를 증가시킨다. 본 개시의 양태는 이하의 상세한 설명을 첨부 도면을 참조하여 읽을 때 가장 잘 이해된다. 도 1a는 일부 실시예에 따라, 반도체 디바이스의 등축도를 예시한다. 도 1b 내지 도 1h는 일부 실시예에 따라 반도체 디바이스의 상이한 단면도를 예시한다. 도 2는 일부 실시예에 따른, 반도체 디바이스를 제조하는 방법의 흐름도이다. 도 3a-도 14a, 도 3b-도 14b, 및 도 3c-도 14c는 일부 실시예에 따라, 그 제조 공정의 다양한 단계에서 반도체 디바이스의 등축도 및 단면도를 예시한다. 도 15 및 도 16은 일부 실시예에 따라, 그 제조공정의 다양한 단계에서의 또 다른 반도체 디바이스의 단면도를 예시한다. 이제 첨부 도면을 참조하여 예시적인 실시예가 설명될 것이다. 도면에서, 유사한 참조번호는 일반적으로 동일한, 기능적으로 유사한, 및/또는 구조적으로 유사한 엘리먼트를 표시한다. 이하의 개시는, 제시된 서브젝트 매터의 상이한 피처의 구현에 대한 많은 상이한 실시예, 또는 예시를 제공한다. 본 개시를 단순화하기 위하여, 구성 요소 및 배열의 구체적인 예시가 이하에 설명된다. 이들은 물론, 예시일 뿐이고, 한정하려는 의도가 아니다. 예를 들어, 이하의 상세한 설명에서, 제2 피처 위에 제1 피처를 형성하기 위한 공정은, 제1 피처 및 제2 피처가 직접 접촉하는 실시예를 포함할 수도 있고, 제1 피처 및 제2 피처가 직접 접촉하지 않도록 제1 피처와 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예를 포함할 수도 있다. 본 명세서에 사용된 바와 같이, 제2 피처 상의 제1 피처의 형성은, 제1 피처가 제2 피처와 직접 접촉한다는 것을 의미한다. 또한, 본 개시는 다양한 예시에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 그 자체로 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하지는 않는다. "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 상대적 용어는, 도면에 나타내는 바와 같이, 본 명세서에서 설명의 용이함을 위해 한 엘리먼트 또는 피처에 대한 다른 엘리먼트 또는 피처와의 관계를 설명하는 데 사용될 수 있다. 공간 상대적 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 이와 달리 배향(90도 회전 또는 다른 배향)될 수도 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어도 마찬가지로, 이에 따라 해석될 수 있다. 본 명세서에서, "한 실시예," "일 실시예," "일 예시적인 실시예," "예시적인" 등에 대한 참조는, 설명되는 실시예가 특정 피처, 구조물, 또는 특성을 포함하는 것을 표시할 수 있지만, 모든 실시예가 반드시 특정 피처, 구조물, 또는 특성을 포함해야 하는 것은 아니라는 점에 유의한다. 또한, 이러한 문구가 반드시 동일한 실시예를 참조하지는 않는다. 또한, 특정 피처, 구조물, 또는 특성을 실시예와 관련하여 설명할 때, 명시적으로 설명되었는지 여부에 관계없이, 다른 실시예와 관련한 이러한 피처, 구조, 또는 특성을 달성하는 것은 당업자의 지식 범위 내에 있을 것이다. 본원에서의 어구 또는 용어는 설명을 위한 것일 뿐 제한을 위한 것이 아니며, 본 명세서의 용어 또는 어구는 본 명세서에서의 교시에 비추어 관련 기술(들)의 숙련자들에 의해 해석되어야 한다는 것이 이해될 것이다. 일부 실시예에서, 용어 "약"과 "실질적으로"는 해당 값의 5% 내지 20% 내에서 변하는 주어진 양의 값(예컨대, 해당 값의 ±1%, ±2%, ±3%, ±4%, ±5%, ± 10% 내지 15%, ± 15% 내지 20%)을 나타낼 수 있다. 이러한 값은 단지 예시에 불과하고, 제한하려는 의도가 아니다. 용어들 "약" 및 "실질적으로"는 본원에서의 교시에 비추어 관련 기술(들)의 당업자에 의해 해석되는 바와 같은 값의 백분율을 지칭할 수 있다. GAA 트랜지스터 구조물은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 구조물은 이중 패터닝 또는 다중 패터닝 공정을 포함한 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피와 자기 정렬 공정을 조합하여, 예를 들어 단일의 직접 포토리소그래피 공정을 사용해 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성되게 할 수 있다. 예를 들어, 실시예에서, 기판 위에 희생층이 형성되고, 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자기 정렬 공정을 사용하여 패터닝된 희생 층과 나란히 형성된다. 희생층은 그 이후에 제거되고, 남아있는 스페이서는 GAA 구조물을 패터닝하는 데 사용될 수 있다. GAA FET은 기판 상에 배치된 제1 및 제2 핀 형상 베이스 구조물, 제1 및 제2 핀 형상 베이스 구조물 상에 각각 배치된 나노구조화 채널 영역의 제1 및 제2 스택, 제1 나노구조화 채널 영역과 제2 나노구조화 채널 영역 사이에 배치된 소스/드레인(S/D) 영역, 및 나노구조화 채널 영역의 제1 및 제2 스택 내의 나노구조화 채널 영역을 각각 둘러싸는 제1 및 제2 게이트 구조물을 포함할 수 있다. S/D 영역은 S/D 영역을 마주보는 나노구조화 채널 영역의 측벽을 따라 에피택셜하게 형성된다. S/D 영역에 의한 나노구조화 채널 영역의 적합한 측벽 커버리지를 보장하기 위하여, S/D 영역은 최상단 나노구조화 채널 영역에 의해 상면 위에서 연장된다. 그 결과, S/D 영역의 연장된 부분은 수직 단면 평면을 따라 인접한 게이트 구조물과 오버랩되고, S/D 영역과 게이트 구조물 사이의 기생 커패시턴스를 최소화하는 것의 난이도를 증가시킨다. 전술된 문제점을 다루기 위하여, 본 개시는 게이트 구조물과 S/D 영역 사이의 감소된 기생 커패시턴스를 갖는 예시 GAA FET, 및 이러한 GAA FET를 제조하는 예시적인 방법을 제공한다. 일부 실시예에서, S/D 영역에 의한 나노구조화 채널 영역의 측벽 커버리지를 저해하지 않고 연장된 S/D 부분의 두께를 감소시키도록, S/D 영역의 형성에는 S/D 영역에 대한 에칭 공정이 후속할 수 있다. 일부 실시예에서, S/D 영역에 의한 나노구조화 채널 영역의 적합한 측벽 커버리지를 보장하기 위하여, 에칭 공정은 S/D 상면에 수직 단면 평면(예컨대, XZ 및 YZ 평면)을 따라, W자 형상 또는 오목한 형상의 단면 프로파일을 달성하도록 제어될 수 있다. 일부 실시예에서, 인접한 나노구조화 채널 영역 사이에서 연장되는 S/D 상면의 W자 형상 또는 오목한 형상의 단면 프로파일에 대하여, S/D 상면의 에지는 최상단 나노구조화 채널 영역의 상면 위로 승강될 수 있고, S/D 상면의 중간부는 볼록한 형상 또는 오목한 형상의 프로파일을 가질 수 있다. 일부 실시예에서, 에칭 공정 중에, 연장된 S/D 부분의 두께는 약 4 nm 내지 약 12 nm의 제1 두께로부터, 약 2 nm 내지 약 8 nm의 제2 두께로 감소될 수 있다. 연장된 S/D 부분의 이와 같은 두께의 감소는, 약 2% 내지 약 3%의 S/D 영역과 게이트 구조물 사이의 기생 커패시턴스 감소를 야기할 수 있다. 일부 실시예에서, 연장된 S/D 부분의 두께를 감소시키는 것은 또한, 보다 낮은 높이를 갖는 게이트 구조물의 형성을 용이하게 할 수 있고, 이는 작은 휴대용 반도체 디바이스에 대한 증가하는 수요를 충족시키기 위한 GAA FET의 축소를 용이하게 한다. 일부 실시예에서, 에칭 공정에는, S/D 상면 상의, 그리고 S/D 영역 상에 배치된 에칭 정지층 및 층간 유전체층의 상면 상의 에칭 제어층(예컨대, 실리콘 질화물(SiN)층; "하드 마스크층"으로도 또한 지칭됨)의 형성이 후속할 수 있다. 에칭 제어층은, S/D 영역 상에서의 후속 공정 중에 S/D 상면의 에지 프로파일의 무결성을 보존할 수 있다. 일부 실시예에서, 에칭 제어층은 또한, S/D 영역의 딥 컨택 개구부(deep contact opening)의 형성을 용이하게 하는 한편, 에칭 정지층 및 층간 유전체층이 컨택 개구부의 형성 중에 오버에칭되는 것을 방지할 수 있다. 그 결과, S/D 영역 상의 컨택 구조물은 보다 큰 S/D 영역과의 접촉 면적을 갖고 형성될 수 있는 한편, 에칭 정지층 상 및 층간 유전체층 상의 컨택 구조물의 부분은 S/D 영역 상의 배리어층 없이 형성된 것보다 작은 깊이를 가질 수 있다. 일부 실시예에서, 컨택 구조물의 이러한 얕은 깊이로 인해, S/D 영역과 에칭 정지층 및 층간 유전체층 상의 컨택 구조물의 부분 사이의 기생 커패시턴스는, 약 1% 내지 약 4%만큼 감소할 수 있다. 따라서, GAA FET의 전체 기생 커패시턴스는 약 3% 내지 약 7%만큼 감소할 수 있다. 도 1a는 일부 실시예에 따라, GAA FET(100)을 나타낼 수 있는 반도체 디바이스(100)의 등축도를 예시한다. 도 1b, 도 1e, 및 도 1h는, 일부 실시예에