KR-20260062095-A - 2개의 유전체 층을 통해 전기 전도체 층에 연결되는 전기 비아를 갖는 광전자 구성 요소

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Abstract

본 발명은 구성 요소(100)에 관한 것으로, 구성 요소(100)는 a. 유전체 층 A(103), b. 유전체 층 B(104) 및 c. 광학 요소 층(105)을 포함하는 층 시퀀스를 포함하고; 층 시퀀스는 제1 전기 전도체 층(108)을 더 포함하고; 제1 전기 전도체 층(108)의 적어도 제1 영역(110)과 광학 요소 층(105)의 적어도 제1 영역(111)은 서로 중첩되고; 제1 전기 연결부(113)가 유전체 층 A(103)를 통해 그리고 적어도 부분적으로 유전체 층 B(104)를 통해 연장되어 제1 전기 전도체 층(108)에 전기적으로 연결되고; 유전체 층 A(103)는 유전체 층 B(104)보다 제1 에칭 방법에 대한 내성이 낮으며, 유전체 층 B(104)는 유전체 층 A(103)보다 추가 에칭 방법에 대한 내성이 낮다. 본 발명은 또한 방법(700), 전자 디바이스(1500) 및 구성 요소(100)의 용도에 관한 것이다.

Inventors

휴이그바에어트 세드릭

Assignees

블랙 세미컨덕터 게엠베하

Dates

Publication Date: 20260506
Application Date: 20240926
Priority Date: 20230927

Claims (18)

구성 요소(100)로서, 상기 구성 요소(100)의 제1 측(101)으로부터 상기 제1 측(101)의 반대편에 있는, 상기 구성 요소(100)의 추가 측(102)까지 주어진 순서대로 서로 중첩된 적어도: a. 유전체 층 A(103), b. 유전체 층 B(104), 및 c. 광학 요소 층(105)을 포함하는 층 시퀀스를 포함하고; 상기 층 시퀀스는 제1 전기 전도체 층(108)을 더 포함하고; 상기 제1 측(101)으로부터 상기 추가 측(102)으로 이어지는 제1 방향(109)에서 보았을 때, 상기 제1 전기 전도체 층(108)의 적어도 제1 영역(110)과 상기 광학 요소 층(105)의 적어도 제1 영역(111)은 서로 중첩되고; 상기 유전체 층 A(103)의 제1 층 표면(112)은 상기 유전체 층 B(104)로부터 먼 쪽을 향하고; 제1 전기 연결부(113)가 상기 유전체 층 A(103)의 상기 제1 층 표면(112)으로부터 상기 유전체 층 A(103)를 통해 그리고 적어도 부분적으로 상기 유전체 층 B(104)를 통해 연장되어 상기 제1 전기 전도체 층(108)에 전기적으로 연결되고; 상기 유전체 층 A(103)는 상기 유전체 층 B(104)보다 제1 에칭 방법에 대한 내성이 낮으며, 상기 유전체 층 B(104)는 상기 유전체 층 A(103)보다 추가 에칭 방법에 대한 내성이 낮은, 구성 요소(100).
제1항에 있어서, a| 상기 유전체 층 B(104)에 비해 상기 유전체 층 A(103)에 대한 상기 제1 에칭 방법의 선택도가 1보다 크고; b| 상기 유전체 층 A(103)에 비해 상기 유전체 층 B(104)에 대한 상기 제1 에칭 방법의 선택도가 1보다 작고; c| 상기 유전체 층 B(104)에 비해 상기 유전체 층 A(103)에 대한 상기 추가 에칭 방법의 선택도가 1보다 작고; d| 상기 유전체 층 A(103)에 비해 상기 유전체 층 B(104)에 대한 상기 추가 에칭 방법의 선택도가 1보다 큰 것 중 적어도 하나가 적용되는, 구성 요소(100).
제1항 또는 제2항에 있어서, 상기 제1 전기 전도체 층(108)은 1 ㎛ 미만의 층 두께를 갖는, 구성 요소(100).
제1항 내지 제3항 중 어느 한 항에 있어서, 추가 전기 연결부(301)가 상기 유전체 층 A(103)의 상기 제1 층 표면(112)으로부터 상기 유전체 층 A(103)를 통해 그리고 적어도 부분적으로 상기 유전체 층 B(104)를 통해 연장되어 상기 제1 전기 전도체 층(108)에 전기적으로 연결되는, 구성 요소(100).
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 층 시퀀스는 추가 전기 전도체 층(501)을 더 포함하고; 상기 제1 방향(109)에서 보았을 때, 상기 제1 전기 전도체 층(108)의 적어도 상기 제1 영역(110), 상기 추가 전기 전도체 층(501)의 적어도 제1 영역(502) 및 상기 광학 요소 층(105)의 적어도 상기 제1 영역(111)은 서로 중첩되고; 추가 전기 연결부(301)가 상기 유전체 층 A(103)의 상기 제1 층 표면(112)으로부터 상기 유전체 층 A(103)를 통해 그리고 적어도 부분적으로 상기 유전체 층 B(104)를 통해 연장되어 상기 추가 전기 전도체 층(501)에 전기적으로 연결되는, 구성 요소(100).
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 제1 전기 전도체 층(108)은 상기 광학 요소 층(105)으로부터 제1 거리(116)에서 상기 유전체 층 B(104)에 적어도 부분적으로 매립되는, 구성 요소(100).
제6항에 있어서, 상기 추가 전기 전도체 층(501)은 상기 광학 요소 층(105)으로부터 추가 거리(504)에서 상기 유전체 층 B(104)에 적어도 부분적으로 매립되고; 상기 제1 거리(116)는 상기 추가 거리(504)보다 큰, 구성 요소(100).
제1항 내지 제7항 중 어느 한 항에 있어서, 상기 광학 요소 층(105)은 유전체 층 C(106)에 적어도 부분적으로 매립되고; 상기 유전체 층 C(106)는 상기 층 시퀀스의 층이며, 상기 제1 방향(109)으로 상기 유전체 층 B(104)에 후속되는, 구성 요소(100).
제1항 내지 제8항 중 어느 한 항에 있어서, a] 상기 제1 전기 전도체 층(108)은 상기 제1 방향(109)에서 보았을 때, 상기 추가 전기 전도체 층(501)과 중첩되지 않거나, 상기 광학 요소 층(105)과 중첩되지 않거나 둘 중 어느 것과도 중첩되지 않은 제2 영역(114)을 포함하고; b] 상기 제1 전기 전도체 층(108)은 상기 제1 방향(109)에서 보았을 때, 상기 추가 전기 전도체 층(501)과 중첩되지 않거나, 상기 광학 요소 층(105)과 중첩되지 않거나, 둘 중 어느 것과도 중첩되지 않은 제3 영역(115)을 포함하고; c] 상기 제1 방향(109)에서 보았을 때, 상기 제1 전기 전도체 층(108)의 상기 제1 영역(110)은 상기 구성 요소(100)의 상기 제1 측(101)을 향하는 상기 광학 요소 층(105)의 전체 표면에 걸쳐 상기 광학 요소 층(105)과 중첩되고; d] 상기 추가 전기 전도체 층(501)은 상기 제1 방향(109)에서 보았을 때, 상기 제1 전기 전도체 층(108)과 중첩되지 않거나, 상기 광학 요소 층(105)과 중첩되지 않거나, 둘 중 어느 것과도 중첩되지 않은 제2 영역(503)을 포함하고; e] 상기 제1 방향(109)에서 보았을 때, 상기 추가 전기 전도체 층(501)의 상기 제1 영역(502)은 상기 구성 요소(100)의 상기 제1 측(101)을 향하는 상기 광학 요소 층(105)의 상기 전체 표면에 걸쳐 상기 광학 요소 층(105)과 중첩되는 것 중 적어도 하나가 적용되는, 구성 요소(100).
제9항에 있어서, a# 상기 제1 전기 연결부(113)가 상기 제1 전기 전도체 층(108)의 상기 제2 영역(114)에 전기적으로 연결되고; b# 상기 추가 전기 연결부(301)가 상기 제1 전기 전도체 층(108)의 상기 제3 영역(115)에 전기적으로 연결되고; c# 상기 추가 전기 연결부(301)가 상기 추가 전기 전도체 층(501)의 상기 제2 영역(503)에 전기적으로 연결되는 것 중 하나 또는 2개가 적용되는, 구성 요소(100).
제1항 내지 제10항 중 어느 한 항에 있어서, a~ 상기 제1 전기 연결부(113)가 상기 구성 요소(100)의 상기 제1 측(101)을 향하는 상기 제1 전기 전도체 층(108)의 표면에 연결되고; b~ 상기 추가 전기 연결부(301)가 상기 구성 요소(100)의 상기 제1 측(101)을 향하는 상기 제1 전기 전도체 층(108)의 상기 표면에 연결되고; c~ 상기 추가 전기 연결부(301)가 상기 구성 요소(100)의 상기 제1 측(101)을 향하는 상기 추가 전기 전도체 층(501)의 표면에 연결되고; d~ 상기 제1 전기 연결부(113)가 상기 제1 방향(109)으로 상기 제1 전기 전도체 층(108)을 통해 연장되고; e~ 상기 추가 전기 연결부(301)가 상기 제1 방향(109)으로 상기 제1 전기 전도체 층(108)을 통해 연장되고; f~ 상기 추가 전기 연결부(301)가 상기 제1 방향(109)으로 상기 추가 전기 전도체 층(501)을 통해 연장되는 것 중 하나 또는 2개가 적용되는, 구성 요소(100).
제1항 내지 제11항 중 어느 한 항에 있어서, 상기 제1 전기 전도체 층(108) 또는 상기 추가 전기 전도체 층(501) 또는 둘 모두의 각각은 그래핀 시트(graphene sheet)인, 구성 요소(100).
제1항 내지 제12항 중 어느 한 항에 있어서, 상기 광학 요소 층(105)은 도파관, 격자, 프리즘, 렌즈 및 커플러로 구성된 그룹으로부터 선택된 하나 또는 이들 중 적어도 2개의 조합인, 구성 요소(100).
방법(700)으로서, 순서대로: A. 구성 요소 전구체(800)를 제공하는 단계로서, 상기 구성 요소 전구체(800)는 상기 구성 요소 전구체(800)의 제1 측(801)으로부터 상기 제1 측(801)의 반대편에 있는 상기 구성 요소 전구체(800)의 추가 측(802)까지 주어진 순서대로 서로 중첩된 적어도: I. 유전체 층 A(103), II. 유전체 층 B(104), 및 III. 광학 요소 층(105)을 포함하는 층 시퀀스를 포함하고; 상기 유전체 층 A(103)는 상기 유전체 층 B(104)보다 제1 에칭 방법에 대한 내성이 낮으며, 상기 유전체 층 B(104)는 상기 유전체 층 A(103)보다 추가 에칭 방법에 대한 내성이 낮고; 상기 층 시퀀스는 제1 전기 전도체 층(108)을 더 포함하고; 상기 제1 측(101)으로부터 상기 추가 측(102)으로 이어지는 제1 방향(109)에서 보았을 때, 상기 제1 전기 전도체 층(108)의 적어도 제1 영역(110)과 상기 광학 요소 층(105)의 적어도 제1 영역(111)은 서로 중첩되고; 상기 유전체 층 A(103)의 제1 층 표면(112)은 상기 유전체 층 B(104)로부터 먼 쪽을 향하고; 제1 스루-홀(through-hole)(803)이 상기 유전체 층 A(103)의 상기 제1 층 표면(112)으로부터 상기 유전체 층 A(103)를 통해 연장되는, 제공하는 단계; B. 상기 추가 에칭 방법에 의해 상기 제1 스루-홀(803)을 적어도 상기 제1 전기 전도체 층(108)까지 연장하는 단계; 및 C. 상기 유전체 층 A(103)의 상기 제1 층 표면(112)으로부터 상기 유전체 층 A(103)를 통해 그리고 적어도 부분적으로 상기 유전체 층 B(104)를 통해 연장되어 상기 제1 전기 전도체 층(108)에 전기적으로 연결되는 제1 전기 연결부(113)를 획득하기 위해 상기 제1 스루-홀(803)에 제1 전기 전도성 재료(1001)를 도입하는 단계를 포함하는, 방법(700).
제14항에 있어서, 상기 방법 단계 A.는 상기 제1 에칭 방법에 의해 상기 유전체 층 A(103)에 상기 제1 스루-홀(803)을 형성하는 단계를 포함하는, 방법(700).
전자 디바이스(1500)로서, 제1항 내지 제13항 중 어느 한 항에 따른 구성 요소(100), 또는 제14항 또는 제15항에 따른 방법(700)에 의해 획득될 수 있는 구성 요소(100)를 포함하는, 전자 디바이스(1500).
구성 요소(100)의 용도로서, 전자 디바이스(1500)를 생산하기 위해 제1항 내지 제13항 중 어느 한 항에 따른 구성 요소(100), 또는 제14항 또는 제15항에 따른 방법(700)에 의해 획득될 수 있는, 구성 요소(100)의 용도.
구성 요소(100)의 용도로서, a_ 제1 집적 회로(1501)와 추가 집적 회로(1501) 사이의 통신을 확립하거나; b_ 집적 회로의 제1 부분과 상기 집적 회로의 추가 부분 사이의 통신을 확립하거나; c_ 광 네트워크에 광 벡터를 주입하고/주입하거나 광 네트워크로부터 광 벡터를 판독하기 위해, 제1항 내지 제13항 중 어느 한 항에 따른 구성 요소(100), 또는 제14항 또는 제15항에 따른 방법에 의해 획득될 수 있는, 구성 요소(100)의 용도.

Description

2개의 유전체 층을 통해 전기 전도체 층에 연결되는 전기 비아를 갖는 광전자 구성 요소 본 발명은 구성 요소에 관한 것으로, 구성 요소의 제1 측으로부터 제1 측의 반대편에 있는, 구성 요소의 추가 측까지 주어진 순서대로 서로 중첩된 적어도: a. 유전체 층 A, b. 유전체 층 B, 및 c. 광학 요소 층을 포함하는 층 시퀀스를 포함하고; 층 시퀀스는 제1 전기 전도체 층을 더 포함하고; 제1 측으로부터 추가 측으로 이어지는 제1 방향에서 보았을 때, 제1 전기 전도체 층의 적어도 제1 영역과 광학 요소 층의 적어도 제1 영역은 서로 중첩되고; 유전체 층 A의 제1 층 표면은 유전체 층 B로부터 먼 쪽을 향하고; 제1 전기 연결부가 유전체 층 A의 제1 층 표면으로부터 유전체 층 A를 통해 그리고 적어도 부분적으로 유전체 층 B를 통해 연장되어 제1 전기 전도체 층에 전기적으로 연결되고; 유전체 층 A는 유전체 층 B보다 제1 에칭 방법에 대한 내성이 낮으며, 유전체 층 B는 유전체 층 A보다 추가 에칭 방법에 대한 내성이 낮다. 본 발명은 또한 방법, 전자 디바이스 및 구성 요소의 용도에 관한 것이다. 변조기 및 광 검출기와 같은 광전자(opto-electronic) 디바이스는 광 통신 시스템, 예를 들어, 광 섬유를 통한 데이터 전송을 위한 중요한 전자 구성 요소이다. 이러한 디바이스에 대한 중요한 파라미터 중 일부는 대역폭, 동작 속도, 소광비(extinction ratio), 삽입 손실, 에너지 소비, 반응도 및 풋프린트(footprint)이다. 하나의 옵션은 실리콘-기반 변조기이다. 하지만, 실리콘-기반 변조기는 다수의 단점을 갖는다. 예를 들어, 실리콘-기반 변조기는 좁은 대역폭을 갖는다. 또한, 실리콘-기반 변조기를 CMOS 집적 회로와 같은 다른 전자 구성 요소와 통합하기 위해, 실리콘-기반 변조기는 프론트-엔드-오브-라인(front-end-of-line) 프로세스의 일부로서 생산되어야 한다. 또한, 실리콘-기반 변조기는 전자 산업에서 개발되고 있는 최신 기술과 용이하게 통합될 수 없다. 이는 다수의 이점을 갖는 그래핀(graphene)-기반 변조기와 대조적이다. 예를 들어, 그래핀-기반 변조기는 실리콘-기반 변조기에 비해 더 넓은 대역폭을 갖는다. 또한, 그래핀-기반 변조기는 통합을 가능하게 하기 위한 상당한 개발을 요구하지 않고, 백-엔드-오브-라인 (back-end-of-line) 프로세스의 일부로서 다른 전자 구성 요소와 통합될 수 있다. 그래핀-기반 변조기는 또한 전자 산업의 최신 기술과 더 용이하게 통합될 수 있다. 그래핀-기반 변조기는 표면적의 더 나은 사용을 추가로 허용하여, 더욱 컴팩트한 전자 디바이스 또는 시스템을 허용한다. 그래핀-기반 광전자 디바이스를 생산하는 것은 여전히 도전적인 과제로 남아 있는데, 특히 단일 원자 층의 두께를 갖는 그래핀 시트는 매우 섬세하기 때문이다. 종래 기술에서, 희생 감광성 레지스트 층을 수반하는 포토리소그래피 방법이 비아(via)를 위한 홀(hole)을 형성하는 데 사용되며, 그래핀 시트에 전기적으로 연결하기 위한 비아를 생산하기 위해 금속 리프트-오프(lift-off)가 필요하다. 이러한 방법은 조사(irradiate)되고 현상되며 방법의 끝에서 금속 리프트-오프를 사용하여 완전히 제거되어야 하는 포토레지스트 층의 도포를 포함하는 많은 단계를 수반한다. 그래핀 시트와 접촉하기 위한 비아가 준비되어야 하는 경우, 비아를 위한 홀이 형성되면 그래핀 시트가 노출된다. 이는 섬세한 단일 원자 층 재료가 에천트로부터 홀을 화학적 및 기계적으로 세정하고 또한 포토레지스트의 잔류물로부터 디바이스 전구체를 세정하는 모든 후속 단계에 노출됨을 의미한다. 그래핀이 이러한 단계에서 겪는 기계적 손상 그리고 또한 이러한 단계의 그래핀 상의 화학적 잔류물은 광전자 디바이스의 성능에 부정적인 영향을 미칠 것이다. 결과적으로, 그래핀-기반 광전자 디바이스의 생산에서, 불량률이 불리하게 높다. 위에 언급된 목적 중 적어도 하나, 바람직하게는 하나 초과의 목적을 적어도 부분적으로 달성하기 위한 기여가 본 발명의 임의의 실시예에 의해 이루어진다. 본 발명의 제1 실시예는 구성 요소이며, 구성 요소는 구성 요소의 제1 측으로부터 제1 측의 반대편에 있는, 구성 요소의 추가 측까지 주어진 순서대로 서로 중첩된 적어도: a. 유전체 층 A, b. 유전체 층 B, 및 c. 광학 요소 층을 포함하는 층 시퀀스를 포함하고; 층 시퀀스는 제1 전기 전도체 층을 더 포함하고; 제1 측으로부터 추가 측으로 이어지는 제1 방향에서 보았을 때, 제1 전기 전도체 층의 적어도 제1 영역과 광학 요소 층의 적어도 제1 영역은 서로 중첩되고; 유전체 층 A의 제1 층 표면은 유전체 층 B로부터 먼 쪽을 향하고; 제1 전기 연결부가 유전체 층 A의 제1 층 표면으로부터 유전체 층 A를 통해 그리고 적어도 부분적으로 유전체 층 B를 통해 연장되어 제1 전기 전도체 층에 전기적으로 연결되고; 유전체 층 A는 유전체 층 B보다 제1 에칭 방법에 대한 내성이 낮으며, 유전체 층 B는 유전체 층 A보다 추가 에칭 방법에 대한 내성이 낮다. 제1 에칭 방법은 추가 에칭 방법과 상이하다. 이러한 에칭 방법의 에칭 속도가 제2 층 또는 재료에 대해서보다 제1 층 또는 재료에 대해 더 낮거나/높은 경우, 제1 층 또는 재료가 제2 층 또는 재료보다 특정 에칭 방법에 대해 내성이 더 높거나/낮다. 제1 실시예의 바람직한 양태에 있어서, 구성 요소는 구성 요소의 제1 측 및/또는 구성 요소의 추가 측이 프론트-엔드-오브-라인 층을 향하도록 적응되고 배열된다. 이러한 양태에 있어서, 구성 요소의 추가 측이 프론트-엔드-오브-라인 층을 향하도록 적응되고 배열되는 것이 더 바람직하다. 제1 실시예의 바람직한 양태에 있어서, 구성 요소는 구성 요소의 제1 측 또는 구성 요소의 추가 측 중 어느 하나가 프론트-엔드-오브-라인 층을 향하도록 적응되고 배열된다. 이러한 양태에 있어서, 구성 요소의 추가 측이 프론트-엔드-오브-라인 층을 향하는 것이 더 바람직하다. 제1 실시예의 바람직한 양태에 있어서, 제1 전기 연결부는 구성 요소의 추가 측까지 연장되지 않는다. 구성 요소의 바람직한 실시예에 있어서, 이하 중 적어도 하나, 바람직하게는 각각이 적용된다: a| 유전체 층 B에 비해 유전체 층 A에 대한 제1 에칭 방법의 선택도(selectivity)는 1 초과, 바람직하게는 적어도 5, 더 바람직하게는 적어도 10, 더 바람직하게는 적어도 20, 더 바람직하게는 적어도 30, 더 바람직하게는 적어도 40, 더 바람직하게는 적어도 50, 더 바람직하게는 적어도 60, 더 바람직하게는 적어도 70, 더 바람직하게는 적어도 80, 더욱 더 바람직하게는 적어도 90, 가장 바람직하게는 적어도 100이고; b| 유전체 층 A에 비해 유전체 층 B에 대한 제1 에칭 방법의 선택도는 1 미만, 바람직하게는 1/5 이하, 더 바람직하게는 1/10 이하, 더 바람직하게는 1/20 이하, 더 바람직하게는 1/30 이하, 더 바람직하게는 1/40 이하, 더 바람직하게는 1/50 이하, 더 바람직하게는 1/60 이하, 더 바람직하게는 1/70 이하, 더 바람직하게는 1/80 이하, 더욱 더 바람직하게는 1/90 이하, 가장 바람직하게는 1/100 이하이고; c| 유전체 층 B에 비해 유전체 층 A에 대한 추가 에칭 방법의 선택도는 1 미만, 바람직하게는 1/5 이하, 더 바람직하게는 1/10 이하, 더 바람직하게는 1/20 이하, 더 바람직하게는 1/30 이하, 더 바람직하게는 1/40 이하, 더 바람직하게는 1/50 이하, 더 바람직하게는 1/60 이하, 더 바람직하게는 1/70 이하, 더 바람직하게는 1/80 이하, 더욱 더 바람직하게는 1/90 이하, 가장 바람직하게는 1/100 이하이고; d| 유전체 층 A에 비해 유전체 층 B에 대한 추가 에칭 방법의 선택도는 1 초과, 바람직하게는 적어도 5, 더 바람직하게는 적어도 10, 더 바람직하게는 적어도 20, 더 바람직하게는 적어도 30, 더 바람직하게는 적어도 40, 더 바람직하게는 적어도 50, 더 바람직하게는 적어도 60, 더 바람직하게는 적어도 70, 더 바람직하게는 적어도 80, 더욱 더 바람직하게는 적어도 90, 가장 바람직하게는 적어도 100이다. 이러한 바람직한 실시예는 본 발명의 제2 실시예이며, 이는 바람직하게는 본 발명의 제1 실시예에 종속된다. 위의 항들의 특히 바람직한 조합은 a| c|, a| d|, b| c|, b| d|, a| c| 및 a| b| c| d|이다. 구성 요소의 바람직한 실시예에 있어서, 제1 전기 전도체 층은 1 ㎛ 미만, 바람직하게는 900 nm 미만, 더 바람직하게는 800 nm 미만, 더 바람직하게는 700 nm 미만, 더 바람직하게는 600 nm 미만, 더 바람직하게는 500 nm 미만, 더 바람직하게는 400 nm 미만, 더 바람직하게는 300 nm 미만, 더 바람직하게는 200 nm 미만, 더 바람직하게는 100 nm 미만, 더 바람직하게는 90 nm 미만, 더 바람직하게는 80 nm 미만, 더 바람직하게는 70 nm 미만, 더 바람직하게는 60 nm 미만, 더 바람직하게는 50 nm 미만, 더 바람직하게는 40 nm 미만, 더 바람직하게는 30 nm 미만, 더 바람직하게는 20 nm 미만, 더 바람직하게는 10 nm 미만, 더 바람직하게는 9 nm 미만, 더 바람직하게는 8 nm 미만, 더 바람직하게는 7 nm 미만, 더 바람직하게는 6 nm 미만, 더 바람직하게는 5 nm 미만, 더 바람직하게는 4 nm 미만, 더 바람직하게는 3 nm 미만, 더 바람직하게는 2 nm 미만, 더욱 더 바람직하게는 1 nm 미만의 층 두께를 갖는다. 이러한 바람직한 실시예는 본 발명의 제3 실시예이며, 이는 바람직하게는 본 발명의 제1 실시예 또는 제2 실시예에 종속된다. 바람직하게는, 제1 전기 전도체 층의 두께의 하한은 제1 전기 전도체 층의 재료의 원자 단일층 또는 분자 단일층의 두께이다. 구성 요소의 바람직한 실시예에 있어서, 제1 전기 전도체 층은 다수의 원자 또는 분자 층으로 구성되며; 여기서 원자 또는 분자 층의 개수